JPH1022462A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH1022462A
JPH1022462A JP8170072A JP17007296A JPH1022462A JP H1022462 A JPH1022462 A JP H1022462A JP 8170072 A JP8170072 A JP 8170072A JP 17007296 A JP17007296 A JP 17007296A JP H1022462 A JPH1022462 A JP H1022462A
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Hiroshi Iwata
浩 岩田
Seizo Kakimoto
誠三 柿本
Masayuki Nakano
雅行 中野
Toshimasa Matsuoka
俊匡 松岡
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Sharp Corp
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Abstract

(57)【要約】 【課題】 低電圧で動作するように動的にしきい値の変
化する半導体装置及びその製造方法を提供する。 【解決手段】 半導体基板内に形成された第１導電型の
深いウェル領域３０２と、深いウェル領域３０２内に形
成された第２導電型の浅いウェル領域３０３と、浅いウ
ェル領域３０３内に形成された第１導電型のソース／ド
レイン領域３０７と、ソース／ドレイン領域３０７の間
に形成されたチャネル領域と、チャネル領域上に形成さ
れたゲート絶縁膜３０５と、ゲート絶縁膜３０５上に形
成されたゲート電極３０６とを備え、ゲート電極３０６
が浅いウェル領域１０３と電気的に接続され、各浅いウ
ェル領域３０３は、隣接する他の浅いウェル領域３０３
から溝型素子分離構造３０４によって電気的に分離され
ている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、しきい値を動的に
変化させることによって低い電源電圧で動作するトラン
ジスタ素子及びそのトランジスタ素子を含む半導体装
置、ならびにその製造方法に関する。また、本発明は、
該トランジスタ素子のためのコンタクト形成技術、およ
び該トランジスタ素子の集積化に適した素子分離技術に
も関連する。
【０００２】
【従来の技術】異なる導電型のＭＯＳ型トランジスタを
相補的に接続した回路（ＣＭＯＳ回路）の消費電力は、
電源電圧の２乗に比例する。このため、ＣＭＯＳ回路に
よって形成された大規模集積回路（ＬＳＩ）の消費電力
を低下するには、電源電圧を低減することが有効であ
る。しかし、電源電圧を低減すると、トランジスタの駆
動力が減少するため、回路の遅延時間の増加が問題とな
る。この問題は電源電圧が低減されるに伴って大きくな
る。特に、電源電圧がしきい値電圧の３倍の大きさ（３
×Ｖth）より低下すると、遅延時間の増加が著しくなる
ことが知られている。
【０００３】これを改善する一つの方法として、トラン
ジスタのしきい値電圧を低く設定することが考えられ
る。しかし、しきい値を低くするとゲートオフ時のリー
ク電流が増大するという問題がある。このため、許容で
きるオフ電流（リーク電流）の大きさによって、しきい
値電圧の下限が規定されてしまう。
【０００４】この問題を緩和するために、低電源電圧対
応のトランジスタとして、ゲートオン時にしきい値電圧
を実効的に低下させるダイナミックしきい値動作トラン
ジスタが提案されている（A Dynamic Threshold Voltag
e MOSFET (DTMOS) for Ultra-Low Voltage Operation、
F.Assaderaghi et al、IEDM94 Ext. Abst. pp.809）。
【０００５】このようなトランジスタの従来の構造を図
５４に示す。図５４には、Ｎチャネル型のＭＯＳ型トラ
ンジスタ（ＮＭＯＳ）を示しているが、極性を対称にす
ることによって、Ｐチャネル型のＭＯＳ型トランジスタ
（ＰＭＯＳ）を構成することも可能である。このトラン
ジスタは、ＳＯＩ基板を用いており、オーバーサイズの
金属配線を用いて、ゲート電極と基板（シリコン層部
分）とを局所配線で短絡している。このようなゲート電
極と基板とが短絡された構造では、ゲート電極にバイア
ス（ゲートバイアス）が印可されると、基板の活性領域
にゲートバイアスと同じ大きさの順方向バイアスが印可
される。
【０００６】ただし、このような構造でスタンバイ電流
を抑制するためには、ゲート電極に印可する電圧を、横
方向の寄生バイポーラトランジスタがオンする電圧であ
る０.６Ｖ以下に制限する必要がある。こうすれば、ゲ
ートオフ時には、通常のトランジスタと同様のバイアス
状態が形成され、ゲートオン時には、ゲートバイアスが
増大するに連れて基板が順方向にバイアスされることに
なる。その結果、ゲートオン時にはしきい値が低下す
る。
【０００７】これによって、同じチャネル状態の通常の
ＳＯＩトランジスタに比べて、ゲート＝基板バイアスオ
フ時のリーク電流は同等である。トランジスタがオンし
ている時には、ゲート＝基板バイアスが増大するに伴っ
て更にしきい値電圧が減少する。このため、ゲートオー
バードライブ効果が増大し、駆動力が著しく増大する。
基板表面における縦方向電界の抑制によって移動度劣化
が抑制されることも、駆動力の増大に寄与する。また、
横方向の寄生バイポーラはオフしているため、スタンバ
イ電流の著しい増大は抑制される。
【０００８】
【発明が解決しようとする課題】上記従来技術はＳＯＩ
基板を用いているため、活性層基板が電気的に完全に絶
縁されている。このため、バルク基板上に形成されたデ
バイスに比べて、チャネル内で発生したホール（ＰＭＯ
Ｓの場合は電子）が蓄積されやすい。これにより基板浮
遊効果によるドレイン電流のキンク発生や特性履歴効果
が問題になる。また、同じく活性層基板が電気的に絶縁
されていることにより、製造工程中に生じるチャージア
ップやＥＳＤ（静電損傷）も問題になる。さらに、ＳＯ
Ｉに現状で最も結晶性の良好な基板が得られているＳＩ
ＭＯＸ基板を用いた場合、埋め込み酸化膜／基板界面は
チャネル側のゲート酸化膜／基板界面に比べて界面の結
合状態の乱れが大きいため、裏面界面へのへのキャリア
注入、捕獲による特性劣化が問題になる。更に、ＳＯＩ
基板では、ボディーの膜厚（チャネル領域）が非常に薄
く（５０Ｎm〜２００ｎm)非常に高抵抗となる。このた
め、ゲートとボディーをコンタクトを介して短絡しよう
ともコンタクトから離れるに従ってボディーに電位が伝
わりにくく、ＤTＭＯＳとしての効果が抑制される。
【０００９】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板と、該半導体基板内に形成された第１導電型
の深いウェル領域と、該深いウェル領域内に形成され
た、複数の第２導電型の浅いウェル領域と、 該複数の
浅いウェル領域内にそれぞれ形成された第１導電型のソ
ース領域及びドレイン領域と、該ソース領域及び該ドレ
イン領域の間に形成されたチャネル領域と、該チャネル
領域上に形成されたゲート絶縁膜と、該ゲート絶縁膜上
に形成されたゲート電極とを備えた半導体装置であっ
て、該ゲート電極が対応する該浅いウェル領域と電気的
に接続されており、該浅いウェル領域は、隣接する他の
浅いウェル領域から電気的に分離されており、そのこと
により上記目的が達成される。
【００１０】本発明の他の半導体装置は、半導体基板
と、該半導体基板内に形成され、バイポーラトランジス
タのエミッタ又はコレクタとして機能し得る第１導電型
の深いウェル領域と、該深いウェル領域内に形成され、
該バイポーラトランジスタのベースとして機能し得る第
２導電型の浅いウェル領域と、該浅いウェル領域内に形
成され、該バイポーラトランジスタのコレクタ又はエミ
ッタとして機能し得る第１導電型のソース領域及びドレ
イン領域と、該ソース領域及び該ドレイン領域の間に形
成されたチャネル領域と、該チャネル領域上に形成され
たゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲー
ト電極とを備え、該ゲート電極は該浅いウェル領域と電
気的に接続され、ＭＯＳ型トランジスタ動作及びバイポ
ーラトランジスタ動作の複合動作によって動作し、その
ことにより上記目的が達成される。
【００１１】好ましい実施形態では、隣接する浅いウェ
ル領域は、該浅いウェル領域よりも深く、前記深いウェ
ル領域よりも浅い溝型素子分離構造によって電気的に分
離されている。
【００１２】好ましい実施形態では、前記溝型素子分離
構造に囲まれた領域の一部を覆うようにフィールド酸化
膜が形成されており、前記ゲート電極と前記浅いウェル
領域とを電気的に接続するためのコンタクト領域が、該
フィールド酸化膜によって囲まれている。
【００１３】好ましい実施形態では、前記ゲート電極
は、前記ゲート絶縁膜上に形成された多結晶シリコン膜
と、該多結晶シリコン膜上に形成された金属シリサイド
膜とを含んでおり、該金属シリサイド膜は、該浅いウェ
ル領域のコンタクト部を介して、該浅いウェルに電気的
に接続されたており、該コンタクト部には、該浅いウェ
ル領域の導電型と同じ導電型の不純物が該浅いウェル領
域の他の部分の不純物濃度よりも高い不純物濃度で拡散
された高濃度不純物拡散領域が形成されており、該高濃
度不純物拡散領域を介して該金属シリサイド膜と該浅い
ウェル領域とがオーミック接触している。
【００１４】好ましい実施形態では、前記半導体基板上
に設けられた層間絶縁膜と、該層間絶縁膜上に設けられ
た上部配線とを備えており、該層間絶縁膜には、前記ゲ
ート電極及び前記ゲート酸化膜を貫通して前記浅いウェ
ル領域のコンタクト部に達するコンタクト孔が形成され
ており、該コンタクト部には、該浅いウェル領域の導電
型と同じ導電型の不純物が該浅いウェル領域の他の部分
の不純物濃度よりも高い不純物濃度で拡散された高濃度
不純物拡散領域が形成されており、該コンタクト孔の底
部において、該高濃度不純物拡散領域を介して該上部配
線と該浅いウェル領域とがオーミック接続され、該コン
タクト孔の側壁部において、該ゲート電極と該上部配線
とがオーミック接続されている。
【００１５】本発明の半導体装置の製造方法は、半導体
基板と、該半導体基板内に形成された第１導電型の深い
ウェル領域と、該深いウェル領域内に形成された、複数
の第２導電型の浅いウェル領域と、該複数の浅いウェル
領域内にそれぞれ形成された第１導電型のソース領域及
びドレイン領域と、該ソース領域及び該ドレイン領域の
間に形成されたチャネル領域と、該チャネル領域上に形
成されたゲート絶縁膜と、該ゲート絶縁膜上に形成され
たゲート電極とを備え、該ゲート電極が対応する該浅い
ウェル領域と電気的に接続されており、該浅いウェル領
域が隣接する他の浅いウェル領域から電気的に分離され
ている半導体装置の製造方法であって、該ゲート電極の
側壁にサイドウォールスペーサーを形成する工程と、該
浅いウェル領域と該ゲート電極とを接続するコンタクト
領域において、該浅いウェル領域の表面を部分的に露出
させるコンタクト孔を、該ゲート電極中に形成する工程
と、該ゲート電極、及び該コタンクト孔によって部分的
に露出している該浅いウェル領域の該コンタクト領域を
覆うように、高融点金属膜を堆積する工程と、該高融点
金属膜の一部をシリサイド化し、該ゲート電極及び該コ
ンタクト領域に、自己整合的に、高融点金属シリサイド
膜を形成する工程とを包含し、そのことにより上記目的
が達成される。
【００１６】好ましい実施形態では、高融点金属シリサ
イド膜を形成する工程の前又は後に、イオン注入法によ
り、前記浅いウェル領域の導電型と同じ導電型の不純物
イオンを、前記コンタクト孔を通して、前記ウェル領域
に注入し、それによって、高濃度拡散層を形成する工程
を包含する。
【００１７】本発明の他の半導体装置は、半導体基板
と、該半導体基板内に形成された深いｎ型ウェル領域
と、該半導体基板内に形成された深いｐ型ウェル領域
と、該深いｎウェル領域内に形成された、浅いｐ型ウェ
ル領域と、該深いｐウェル領域内に形成された、浅いｎ
型ウェル領域と、該浅いｐ型ウェル領域に形成されたｎ
チャネル型のＭＯＳ型トランジスタと、該浅いｎ型ウェ
ル領域に形成されたｐチャネル型のＭＯＳ型トランジス
タとを備えた半導体装置であって、該ｎチャネル型のＭ
ＯＳ型トランジスタは、該浅いｐ型ウェル領域内に形成
されたｎ型ソース領域及びドレイン領域と、該ｎ型ソー
ス領域及びドレイン領域の間に形成されたチャネル領域
と、該チャネル領域上に形成されたゲート絶縁膜と、該
ゲート絶縁膜上に形成されたｎ型ゲート電極とを備え、
該ｐチャネル型のＭＯＳ型トランジスタは、該浅いｎ型
ウェル領域内に形成されたｐ型ソース領域及びドレイン
領域と、該ｐ型ソース領域及びドレイン領域の間に形成
されたチャネル領域と、該チャネル領域上に形成された
ゲート絶縁膜と、該ゲート絶縁膜上に形成されたｐ型ゲ
ート電極とを備え、該ｎゲート電極は該浅いｐウェル領
域と電気的に接続されており、該ｐ型ゲート電極は該浅
いｎ型ウェル領域と電気的に接続されており、そのこと
により上記目的が達成される。
【００１８】好ましい実施形態では、前記深いｐ型ウェ
ル領域をとり囲み、該深いｐ型ウェル領域よりも更に深
い第２のｎ型ウェル領域と、前記深いｎ型ウェル領域を
とり囲み、該深いｎ型ウェル領域よりも更に深い第２の
ｐ型ウェル領域と、該第２のｎ型ウエル領域と該第２の
ｐ型ウェル領域とを分離する溝型分離構造とを備えてい
る。
【００１９】好ましい実施形態では、動作時において、
前記浅いウェル領域と前記ソース領域との間に形成され
る電位差、及び該浅いウェル領域と前記ドレイン領域と
の間に形成される電位差は、何れも、該半導体装置内の
ｐｎ接合のビルトインポテンシャルよりも小さく設定さ
れる。
【００２０】本発明の他の半導体装置の製造方法は、上
記半導体装置を製造する方法であって、前記ｎ型及びｐ
型ゲート電極の側壁にサイドウォールスペーサーを形成
する工程と、該浅いｐ型ウェル領域と該ｎゲート電極と
を接続する第１コンタクト領域において、該浅いｐ型ウ
ェル領域の表面を部分的に露出させる第１コンタクト孔
を、該ｎゲート電極中に形成し、該浅いｎウェル領域と
該ｐゲート電極とを接続する第２コンタクト領域におい
て、該浅いｎウェル領域の表面を部分的に露出させる第
２コンタクト孔を、該ｐゲート電極中に形成する工程
と、該ｎ型及びｐ型ゲート電極、ならびに該浅いｐ型及
びｎ型ウェル領域の該第１及び第２コンタクト領域を覆
うように、高融点金属膜を堆積する工程と、該高融点金
属膜の一部をシリサイド化し、該ｎ型及びｐ型ゲート電
極ならびに該第１及び第２コンタクト領域に、自己整合
的に、高融点金属シリサイド膜を形成する工程とを包含
し、前記ｐ型ソース領域及びドレイン領域を形成するた
めのｐ型不純物イオンを注入するに際して、該ｐ型不純
物イオンを該第１コンタクト領域にも注入し、前記ｎ型
ソース領域及びドレイン領域を形成するためのｎ型不純
物イオンを注入するに際して、該ｎ型不純物イオンを該
第２コンタクト領域にも注入する。
【００２１】好ましい実施形態では、前記ゲート電極
は、他のＭＯＳ型トランジスタのソース領域とドレイン
領域とを介して、前記浅いウェル領域に電気的に接続さ
れており、該他のＭＯＳ型トランジスタのゲート電極に
は一定電圧が印可されている。
【００２２】好ましい実施形態では、前記ゲート電極
は、他のＭＯＳ型トランジスタのソース／ドレイン領域
を介して、前記浅いウェル領域に電気的に接続されてお
り、前記ドレイン領域は、該他のＭＯＳ型トランジスタ
のゲート電極に接続されている。
【００２３】本発明の更に他の半導体装置は、半導体基
板と、該半導体基板内に形成され、ＮＰＮ型バイポーラ
トランジスタのエミッタ又はコレクタとして機能し得る
Ｎ型の深いウェル領域と、該Ｎ型の深いウェル領域内に
形成され、該ＮＰＮ型バイポーラトランジスタのベース
として機能し得るＰ型の浅いウェル領域と、該Ｐ型の浅
いウェル領域内に形成され、該ＮＰＮ型バイポーラトラ
ンジスタのコレクタ又はエミッタとして機能し得るＮ型
のソース領域及びドレイン領域と、該Ｎ型のソース領域
及び該ドレイン領域の間に形成されたチャネル領域と、
該チャネル領域上に形成されたゲート絶縁膜と、該ゲー
ト絶縁膜上に形成されたＮ型のゲート電極とを備え、該
Ｎ型のゲート電極は該Ｐ型の浅いウェル領域と電気的に
接続され、ＭＯＳ型トランジスタ動作及びバイポーラト
ランジスタ動作の複合動作によって動作し、該半導体基
板内に形成され、ＰＮＰ型バイポーラトランジスタのエ
ミッタ又はコレクタとして機能し得るＰ型の深いウェル
領域と、該Ｐ型の深いウェル領域内に形成され、該ＰＮ
Ｐ型バイポーラトランジスタのベースとして機能し得る
Ｎ型の浅いウェル領域と、該Ｎ型の浅いウェル領域内に
形成され、該ＰＮＰ型バイポーラトランジスタのコレク
タ又はエミッタとして機能し得るＰ型のソース領域及び
ドレイン領域と、該Ｐ型のソース領域及び該ドレイン領
域の間に形成されたチャネル領域と、該チャネル領域上
に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成
されたＰ型のゲート電極とを備え、該Ｎ型のゲート電極
は、他のＭＯＳ型トランジスタのソース／ドレイン領域
を介して、該Ｐ型の浅いウェル領域に電気的に接続され
ており、該Ｎ型のドレイン領域は、該他のＭＯＳ型トラ
ンジスタのゲート電極に電気的に接続されており、該Ｐ
型のゲート電極は、更に他のＭＯＳ型トランジスタのソ
ース／ドレイン領域を介して、該Ｎ型の浅いウェル領域
に電気的に接続され、該Ｐ型のドレイン領域は、該更に
他のＭＯＳ型トランジスタのゲート電極に電気的に接続
され、該深いＮ型のウェル領域を含み、該Ｎ型のウェル
領域よりも更に深いＰ型のウェルと、該深いＰ型のウェ
ル領域を含み、該Ｐ型のウェル領域よりも更に深いＮ型
のウェル領域を備えており、該Ｎ型の深いウェル領域と
該Ｐ型の更に深いウェル領域とは、同電位に固定され、
該Ｐ型の深いウェル領域と該Ｎ型の更に深いウェル領域
とは、同電位に固定され、そのことにより上記目的が達
成される。
【００２４】ある実施形態では、前記ソース領域及びド
レイン領域と前記浅いウェル領域との接合部に窒素イオ
ンまたは炭素イオンがドープされている。
【００２５】ある実施形態では、上記半導体装置で構成
された回路ブロックと、電源電圧供給源との間に電源電
圧遮断回路を備え、該回路ブロックがスタンバイ状態の
とき、電源電圧の供給を遮断する。
【００２６】ある実施形態では、上記半導体装置で構成
された回路ブロックと電源電圧供給源との間、並びに該
回路ブロックと接地電圧供給源との間に遮断回路を備
え、該回路ブロックがスタンバイ状態のとき、電源電圧
の供給および接地電圧の供給を遮断する。
【００２７】本発明の更に他の半導体装置の製造方法
は、半導体基板と、該半導体基板内に形成された第１導
電型の深いウェル領域と、該深いウェル領域内に形成さ
れた複数の第２導電型の浅いウェル領域と、該複数の浅
いウェル領域内にそれぞれ形成された第１導電型のソー
ス領域及びドレイン領域と、該ソース領域及び該ドレイ
ン領域の間に形成されたチャネル領域と、該チャネル領
域上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に
形成されたゲート電極とを備え、該ゲート電極が対応す
る該浅いウェル領域と電気的に接続されており、また、
該浅いウェル領域が隣接する他の浅いウェル領域から電
気的に分離されている半導体装置の製造方法であって、
該浅いウェル領域を形成する前に、該浅いウェル領域を
相互に分離する溝型分離構造及びフィールド酸化膜を形
成する工程と、を包含し、そのことにより上記目的が達
成される。
【００２８】本発明の更に他の半導体装置は、半導体基
板と、該半導体基板に形成された複数のトランジスタ素
子と、該複数のトランジスタ素子を分離する溝型素子分
離構造を有する半導体装置であって、該溝型素子分離構
は、該半導体基板に形成された溝と、該溝の内壁に形成
された絶縁層と、該溝の内部に埋め込まれたシリコンと
を有しており、該溝の開口部のエッジにおいてバーズビ
ークを持つフィールド酸化膜が該溝の上部に形成されて
いる。
【００２９】好ましい実施形態では、前記半導体基板
は、第１導電型の第１半導体層と、該第１半導体層より
も下方に位置する第２導電型の第２半導体層とを含んで
おり、前記溝の底部は、該半導体基板の表面から該第２
半導体層の途中にまで達しており、該溝の底部近傍に
は、第２導電型不純物が他の部分よりも高濃度に拡散さ
れた高濃度領域が形成されている。
【００３０】好ましい実施形態では、前記高濃度領域に
おける前記第２導電型不純物の濃度が、１×１０18／ｃ
ｍ3〜１×１０19／ｃｍ3の範囲内にある。
【００３１】本発明の更に他の半導体装置の製造方法
は、半導体基板に形成された複数のトランジスタ素子
と、該複数のトランジスタ素子を分離する素子分離構造
を有する半導体装置の製造方法であって、該半導体基板
に溝を形成する工程と、該溝の内壁に絶縁層を形成する
工程と、該溝内に多結晶シリコンを埋め込む工程と、素
子領域を選択的に覆う耐酸化マスクを形成する工程と、
該溝内に埋め込まれたシリコンの表面と該半導体基板の
露出表面とを同時に酸化して、溝及びフィールド酸化膜
を含む素子分離構造を形成する工程とを包含し、そのこ
とにより上記目的が達成される。
【００３２】好ましい実施形態では、前記溝を形成する
工程は、前記半導体基板上に第１のシリコン酸化膜を形
成する工程と、該シリコン酸化膜上に第１のシリコン窒
化膜を堆積する工程と、該溝を形成すべき領域に位置す
る第１のシリコン窒化膜、第１のシリコン酸化膜、及び
半導体基板を順次エッチングし、該溝を形成する工程と
を含んでいる。
【００３３】好ましい実施形態では、前記溝の内壁に絶
縁層を形成する工程は、第２のシリコン酸化膜を該溝の
内壁に形成する工程を含む。
【００３４】好ましい実施形態では、前記溝内に多結晶
シリコンを埋め込む工程は、該溝を埋めるように多結晶
シリコン膜を堆積する工程と、該多結晶シリコン膜をエ
ッチバックする工程を含んでいる。
【００３５】好ましい実施形態では、前記耐酸化マスク
を形成する工程は、前記半導体基板のフィールド領域に
位置する前記第１のシリコン窒化膜を選択的に除去する
ことによって、該第１のシリコン窒化膜の残された部分
から該耐酸化マスクを形成する工程を含む。
【００３６】好ましい実施形態では、前記耐酸化マスク
を形成する工程は、前記溝内に多結晶シリコンを埋め込
む工程の後に、第２のシリコン窒化膜を堆積する工程
と、前記半導体基板のフィールド領域に位置する該第１
及び第２のシリコン窒化膜を選択的に除去することによ
って、該第１及び第２のシリコン窒化膜の残された部分
から該耐酸化マスクを形成する工程を含む。
【００３７】好ましい実施形態では、前記素子分離構造
を形成する工程においては、前記熱酸化によって、前記
第２のシリコン窒化膜が第３の酸化膜に変化させられ
る。
【００３８】好ましい実施形態では、前記溝を形成する
工程は、前記半導体基板上に第１のシリコン酸化膜を形
成する工程と、該シリコン酸化膜上に第１のシリコン窒
化膜を堆積する工程と、該第１のシリコン窒化膜上に第
２のシリコン酸化膜を堆積する工程と、該溝を形成すべ
き領域に位置する、第２のシリコン酸化膜、第１のシリ
コン窒化膜、第１のシリコン酸化膜、及び半導体基板を
順次エッチングする工程とを含んでいる。
【００３９】ある実施形態では、前記耐酸化マスクを形
成する工程は、前記第２のシリコン酸化を除去する工程
と、前記半導体基板のフィールド領域に位置する前記第
１のシリコン窒化膜を選択的に除去することによって、
該第１のシリコン窒化膜の残された部分から該耐酸化マ
スクを形成する工程を含む。
【００４０】ある実施形態では、前記耐酸化マスクを形
成する工程は、 前記第２のシリコン酸化膜を除去する
工程と、第２のシリコン窒化膜を堆積する工程と、前記
半導体基板のフィールド領域に位置する該第１及び第２
のシリコン窒化膜を選択的に除去することによって、該
第１及び第２のシリコン窒化膜の残された部分から該耐
酸化マスクを形成する工程を含む。
【００４１】ある実施形態では、前記耐酸化マスクを形
成する工程は、前記半導体基板のフィールド領域に位置
する前記第２のシリコン酸化膜及び前記第１シリコン窒
化膜を選択的に除去することによって、該第２のシリコ
ン酸化膜及び該第１のシリコン窒化膜の残された部分か
ら該耐酸化マスクを形成する工程を含む。
【００４２】ある実施形態では、前記耐酸化マスクを形
成する工程は、前記溝内に多結晶シリコンを埋め込む工
程の後に、第２のシリコン窒化膜を堆積する工程と、前
記半導体基板のフィールド領域に位置する該第２のシリ
コン窒化膜、前記第２のシリコン酸化膜及び前記第１の
シリコン窒化膜を選択的に除去することによって、該第
２のシリコン窒化膜、該第２のシリコン酸化膜及び該第
１のシリコン窒化膜の残された部分から該耐酸化マスク
を形成する工程を含む。
【００４３】ある実施形態では、前記第２のシリコン酸
化膜の形成後であって、前記溝内に多結晶シリコンを埋
め込む工程の前に、前記第１のシリコン窒化膜及び該溝
内に形成された該第２のシリコン酸化膜を覆うように、
第３のシリコン酸化膜を堆積する工程を包含し、該溝内
に多結晶シリコンを埋め込む工程で、該第３のシリコン
酸化膜のうち、該溝以外の領域に位置する部分をエッチ
ングする。
【００４４】ある実施形態では、前記耐酸化マスクを形
成する工程は、前記第３のシリコン酸化膜をエッチング
する工程の後に、第２のシリコン窒化膜を堆積する工程
と、前記半導体基板のフィールド領域に位置する該第１
及び第２のシリコン窒化膜を選択的に除去することによ
って、該第１及び第２のシリコン窒化膜の残された部分
から該耐酸化マスクを形成する工程を含む。
【００４５】ある実施形態では、前記素子分離構造を形
成する工程においては、前記熱酸化によって、前記第２
のシリコン窒化膜が第４の酸化膜に変化させられる。
【００４６】ある実施形態では、前記第２のシリコン酸
化膜の形成後であって、前記溝内に多結晶シリコンを埋
め込む工程の前に、前記第１のシリコン窒化膜及び該溝
内に形成された該第２のシリコン酸化膜を覆うように、
第３のシリコン酸化膜を堆積する工程を包含し、前記耐
酸化マスクを形成する工程は、該溝内に多結晶シリコン
を埋め込む工程の後であって、前記素子分離構造を形成
する工程の前に、該第３のシリコン酸化膜及び該第１の
シリコン窒化膜のうち、前記半導体基板のフィールド領
域に位置する部分をエッチングする。
【００４７】ある実施形態では、前記第２のシリコン酸
化膜の形成後であって、前記溝内に多結晶シリコンを埋
め込む工程の前に、前記第１のシリコン窒化膜及び該溝
内に形成された該第２のシリコン酸化膜を覆うように、
第３のシリコン酸化膜を堆積する工程を包含し、前記耐
酸化マスクを形成する工程は、前記溝内に多結晶シリコ
ンを埋め込む工程の後に、第２のシリコン窒化膜を堆積
する工程と、前記半導体基板のフィールド領域に位置す
る該２のシリコン窒化膜、該第３のシリコン膜及び該第
２のシリコン窒化膜を選択的に除去することによって、
該２のシリコン窒化膜、該第３のシリコン膜及び該第２
のシリコン窒化膜の残された部分から該耐酸化マスクを
形成する工程を含む。
【００４８】好ましい実施形態では、前記半導体基板に
溝を形成する工程と該溝内に多結晶シリコンを埋め込む
工程との間に、該溝の底部に不純物イオンを注入する工
程を包含する。
【００４９】本発明の電界効果型トランジスタ素子は、
半導体基板内に形成された第１導電型の深いウェル領域
と、該深いウェル領域内に形成された、少なくとも一つ
の第２導電型の浅いウェル領域と、該浅いウェル領域内
に形成された第１導電型のソース領域及びドレイン領域
と、該ソース領域及び該ドレイン領域の間に形成された
チャネル領域と、該チャネル領域上に形成されたゲート
絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極と
を備えた電界効果トランジスタ素子であって、該ゲート
電極が該浅いウェル領域と電気的に接続され、そのこと
により上記目的が達成される。
【００５０】
【発明の実施の形態】本願発明は、ゲート電位に応じて
トランジスタのしきい値Ｖtを動的に変化させるため
に、浅いウェル領域を形成し、その浅いウェル領域とゲ
ート電極とを電気的に接続する点に最も大きな特徴を持
つ。
【００５１】一般に、ゲート電極の材料として不純物が
ドープされた多結晶シリコンを用いる場合、その不純物
の導電型は、浅いウェル領域にドープされている不純物
の導電型とは反対の関係にある。このため、本発明の実
現には、ゲート電極と浅いウェル領域との間に低抵抗オ
ーミックコンタクトを形成する技術が必要となる。本願
発明では、主にシリサイドを用いることによって、この
ようなコンタクトを形成している。
【００５２】また、ある時刻においてゲート電極に異な
る電圧が印加され得るべき関係にある複数のトランジス
タ素子を考える場合、それらのトランジスタ素子の浅い
ウェル領域は、相互に電気的に分離されている必要があ
る。典型的には、一つのトランジスタ素子に一つの浅い
ウェル領域を割り当て、それらの浅いウェル領域を分離
する。このため、本願発明のトランジスタ素子を高い密
度で集積化するには、隣接する浅いウェル領域を効率的
に分離する技術が必要となる。本願発明では、浅いウェ
ル領域をトレンチ分離構造によって分離する。
【００５３】なお、本願明細書において、「浅いウェル
領域」とは、その中にソース領域／ドレイン領域が形成
され、しかも、ゲート電極と電気的に接続されたウェル
領域のことを呼ぶ。これに対して、「深いウェル領域」
とは、「浅いウェル領域」のｐｎ接合よりも深い位置に
ｐｎ接合を持つウェル領域であって、浅いウェル領域と
は逆の導電型を持ち、少なくとも一つの浅いウェル領域
を内部に有するウェル領域を呼ぶ。
【００５４】（実施例１）図１（ａ）から（ｄ）を参照
しながら、本発明の半導体装置の第１の実施例（ＬＯＣ
ＯＳ分離構造を持つ例）を説明する。図１（ａ）は、本
実施例の平面図、図１（ｂ）、（ｃ）および（ｄ）は、
それぞれ、図１（ａ）のｂ−ｂ’線断面図、ｃ−ｃ’線
断面図およびｄ−ｄ’線断面図である。
【００５５】本実施例の半導体装置では、半導体基板１
０１内に「深いウェル領域１０２」が設けられており、
その深いウェル領域１０２内に「浅いウェル領域１０
３」が設けられている。浅いウェル領域１０３の導電型
は、深いウェル領域の導電型と反対であり、半導体基板
１０１の導電型と同じである。
【００５６】本実施例では、本発明に係るＭＯＳ型トラ
ンジスタが上記浅いウェル領域１０３に形成されてい
る。より詳細には、このＭＯＳ型トランジスタは、浅い
ウェル領域内に形成されたソース領域／ドレイン領域１
０７と、ソース領域／ドレイン領域１０７間に形成され
たチャネル領域と、チャネル領域を覆うゲート絶縁膜１
０５と、ゲート絶縁膜１０５上に形成されたゲート電極
１０６とを備えている。ゲート電極１０６の一部は、ゲ
ート絶縁膜１０５に形成されたコンタクト孔１０８を介
して、浅いウェル領域１０３に電気的に接続されてい
る。
【００５７】図では、簡単のため、ひとつのＭＯＳ型ト
ランジスタが示されているが、実際には、ひとつの半導
体基板１０１内に複数のＭＯＳ型トランジスタが形成さ
れている。図示されている浅いウェル領域１０３は、素
子分離用酸化膜１０４によって、隣接する他のＭＯＳ型
トランジスタの浅いウェル領域（不図示）と電気的に分
離されている。
【００５８】上記構造により、ＳＯＩ(Ｓｉｌｉｃｏｎ
Ｏｎ Iｎｓｕｌａｔｏｒr)基板を用いることなく可変し
きい値型のトランジスタを実現することが可能となる。
【００５９】ここで、ＭＯＳ型トランジスタの反転しき
い値電圧Ｖth（以下、「しきい値」と略記する場合があ
る）と浅いウェル領域のバイアス（ＶS-well）との関係
を簡略化した式で表すと、以下の式（１）で示される。
【００６０】
【数１】
【００６１】ここで、Φbはフェルミポテンシャル、Ｎ
S-wellは浅いウェル領域の不純物濃度、εSは浅いウェ
ル領域の誘電率、ｑは電子の電荷量、ＣOXは単位面積当
たりのゲート絶縁膜容量、ＶFBはフラットバンド電圧で
ある。浅いウェル領域が順方向にバイアスされた場合、
上記式（１）より、しきい値電圧の絶対値が小さくなる
ことがわかる。
【００６２】簡略化した駆動電流の式は、線形領域で
は、以下の式（２）で示される。
【００６３】
【数２】
【００６４】また、飽和領域では、以下の式（３）で示
される。
【００６５】
【数３】
【００６６】ここで、ＩDはドレイン電流、Ｗはゲート
幅、Ｌはゲート長、μeffは実効移動度、ＶGはゲート電
圧である。
【００６７】図３のグラフは、浅いウェル領域の電位を
変化させた時のゲート電圧とドレイン電流の関係を示
す。ここで、「ゲート電圧」とは、ソース領域の電位に
対するゲート電極の電位を指すものとする。
【００６８】駆動電流が式（２）及び（３）のように表
されるため、しきい値電圧（Ｖth）の絶対値が小さくな
ると、飛躍的に低い電源電圧で大きな駆動電流を得るこ
とが可能となる。
【００６９】本構造では、ゲート電極と浅いウェル領域
が接続されているため、ゲート電位が変位するに従って
浅いウェル領域の電位が変位する。このため、上記式か
らも明らかなように、ゲート電位が増加するとともに、
浅いウェル領域がソース領域／ドレイン領域に対して順
方向にバイアスされ、見かけ上のしきい値電圧が低下す
る。その結果、低い電源電圧でも大きな駆動電流を得る
ことが可能になる。
【００７０】このように本構造では、ゲート電位と浅い
ウェル領域の電位が一致するため、浅いウェル領域とソ
ース領域（及びドレイン領域）との間に形成されるｐｎ
接合に順方向バイアスが与えられる。より詳細には、ｎ
チャネル型トランジスタの場合、ソース領域の電位はＧ
ＮＤ電位に等しく、浅いウェル領域の電位はゲート電位
に等しくなる。他方、ｐチャネル型トランジスタの場
合、ソース領域の電位は電源電圧に等しく、浅いウェル
領域の電位はゲート電位に等しくなる。順方向電流を長
さないようにするには、ウェル領域−ソース領域間電圧
（またはウェル領域−ドレイン間電圧）をｐｎ接合のビ
ルトインポテンシャル以下に保つ必要がある。これらの
電圧がビルトインポテンシャルを越えると、浅いウェル
領域とソース領域（またはドレイン領域）との間をｐｎ
接合ダイオード順方向電流が流れる。浅いウェル領域の
電位をビルトインポテンシャル近傍にまで上げた場合、
無視できないレベルのｐｎ接合ダイオード順方向電流が
流れるため、ウェル領域の電位をビルトインポテンシャ
ルに対して０.１〜０.３Ｖ程度低くなるように電源電圧
を設定することが望ましい。
【００７１】図４は、本構造のトランジスタのゲート電
位と駆動電流との関係を示す。この図から、サブスレッ
ショルド領域の曲線の傾きＳ値（駆動電流を１桁上げる
ために必要なゲート電位の変位量）が、約６０ｍＶ／ｄ
eｃとなっていることがわかる。本構造によれば、通常
の構造を持つトランジスタのＳ値（８０ｍＶ／ｄeｃ〜
１００ｍＶ／ｄeｃ）に比べて、ゲート電位の小さな変
化によって大きな駆動電流を得ることができる。
【００７２】本実施例では、深いウェル領域の不純物濃
度は、１×１０16／ｃｍ3〜１×１０17／ｃｍ3程度に設
定し、浅いウェル領域の不純物濃度は、５×１０16／ｃ
ｍ3〜５×１０17／ｃｍ3に設定している。また、浅いウ
ェル領域の深さは、２５０ｎｍ〜１０００ｎｍに設定し
ている。ソース領域／ドレイン領域の不純物濃度は、約
１×１０20／ｃｍ3以上に設定し、その接合深さは、５
０ｎｍ〜３００ｎｍに設定している。トランジスタの短
チャネル効果を抑えるためには、出来る限りソース領域
／ドレイン領域の接合深さを浅くし、ゲート酸化膜を薄
くする方がよい。
【００７３】次に、図２（ａ）から（ｄ）を参照しなが
ら、図１（ａ）から（ｄ）の実施例の改良例を説明す
る。この改良例では、半導体基板１０１’内に「深いウ
ェル領域１０２’」が設けられており、その深いウェル
領域内に「浅いウェル領域１０３’」が設けられてい
る。浅いウェル領域１０３’の導電型は、深いウェル領
域の導電型と反対であり、半導体基板１０１’の導電型
と同じである。
【００７４】より詳細には、このＭＯＳ型トランジスタ
は、浅いウェル領域内に形成されたソース領域／ドレイ
ン領域１０７’と、ソース領域／ドレイン領域１０７’
間に形成されたチャネル領域と、チャネル領域を覆うゲ
ート絶縁膜１０５’と、ゲート絶縁膜１０５’上に形成
されたゲート電極１０６’とを備えている。ゲート電極
１０６’は、ゲート絶縁膜１０５に形成されたコンタク
ト孔１０８’を介して、浅いウェル領域１０３’に電気
的に接続されている。
【００７５】図示されている浅いウェル領域１０３’
は、素子分離用酸化膜１０４’によって、隣接するＭＯ
Ｓ型トランジスタの浅いウェル領域（不図示）と電気的
に分離されている。
【００７６】この改良例では、ゲート電極と浅いウェル
領域との間のコンタクトが形成される領域と、ソース領
域／ドレイン領域が形成される領域との間にも、素子分
離用酸化膜１０４’が存在している。
【００７７】（実施例２）以下に、本発明による半導体
装置の第２の実施例を説明する。ここでは、トランジス
タの動作に寄生バイポーラトランジスタが寄与している
例を説明する。
【００７８】図５は、本実施例におけるトランジスタ素
子の配線および寄生バイポーラトランジスタを模式的に
示す図である。ここでは、ｎチャネル型ＭＯＳ型トラン
ジスタと寄生ｎｐｎトランジスタに関して記述するが、
極性を対称（逆）にすることにより、ｐチャネル型ＭＯ
Ｓ型トランジスタと寄生ｐｎｐバイポーラでも等価に考
えることが出来る。
【００７９】本実施例では、ＭＯＳ型トランジスタのソ
ース領域はＧＮＤに、ゲート電極は入力ＶINに、ドレイ
ン領域は出力ＶOUTに接続されている。浅いウェル領域
の電位はＶs-wellとし、深いウェル領域の電位はＶ
d-wellとする。
【００８０】本実施例の半導体装置においては、図２に
示すように、ＭＯＳ型トランジスタとは別に、Ｔｒ１、
Ｔｒ２、Ｔｒ３で示される３つの寄生バイポーラトラン
ジスタが形成されている。これらの寄生バイポーラトラ
ンジスタの動作電流の向きを
【００８１】下記
【表１】に示す。
【００８２】
【表１】
【００８３】
【表１】における「電流の向き」を示す矢印の方向は、
図５の矢印の向きに対
【００８４】応している。また、
【表１】の記号○は本実施例のＭＯＳ型トランジスタに
対して、その動作を助けるように動作する場合を示し、
記号△はＭＯＳ型トランジスタの動作に無関係なリーク
電流を生じさせる場合を示し、記号×はＭＯＳ型トラン
ジスタの動作を妨げるように動作する場合を示してい
る。
【００８５】例えば、深いウェル領域の電位
（Ｖd-well）を電源電圧（ＶDD）まレベルに固定し、ゲ
ート電極にＶDDの電圧を入力した場合は、寄生バイポー
ラトランジスタＴｒ３が、ＭＯＳ型トランジスタの動作
を妨げるように動作しようとする。言い換えると、ＭＯ
Ｓ型トランジスタが出力（Ｖout）をＧＮＤにしよう
（保とう）とするのに対して、寄生バイポーラトランジ
スタＴｒ３は、出力（Ｖout）を電源電圧ＶDDにしよう
（保とう）とする動作をする。また、この場合におい
て、寄生バイポーラトランジスタＴｒ２は、素子動作と
無関係なリーク電流が発生させるように動作する。
【００８６】従って、深いウェル領域の電位
（Ｖd-well）を電源電圧（ＶDD）に固定する場合は、寄
生バイポーラトランジスタＴｒ２及びＴｒ３があまり電
流を流さないように設計する必要がある。本発明者の実
験によれば、寄生バイポーラトランジスタＴｒ２及びＴ
ｒ３のベース幅を２００ｎm以上にし、ペース部分の不
純物濃度を２×１０17ｃｍ3以下に設定すれば、ＭＯＳ
型トランジスタのオン電流に対して、寄生バイポーラト
ランジスタの電流を無視できるレベルに抑制することが
できた。ここで、「ベース幅」は、ソース／ドレイン領
域の下端から浅いウェル領域の下端までの距離を意味す
る。
【００８７】深いウェル領域に与えられる電位（Ｖ
d-well）をＧＮＤレベルにした場合は、すべての入出力
の関係において、ＭＯＳ型トランジスタを助ける方向に
寄生バイポーラトランジスタが働く。このとき、図５の
半導体素子は、ダイナミックしきい値型トランジスタ電
流と寄生バイポーラトランジスタ電流と総合した電流を
流すことが可能となる。このため、寄生バイポーラトラ
ンジスタの動作を積極的に理由する構成を採用した場
合、寄生バイポーラ動作を示さないダイナミックしきい
値型トランジスタ素子単体と比較して、更に大きな駆動
力を得ることが可能となる。
【００８８】（実施例３）実施例１の半導体装置では、
素子分離構造をフィールド酸化膜で形成している。素子
分離構造をフィールド酸化膜で形成した場合、隣接する
浅いウェル領域を分離するために、非常に大きな素子分
離領域が必要となる。このため、フィールド酸化膜を用
いた素子分離は、シリコン基板上のトランジスタ素子１
個あたりの専有面積の増大を招き、素子の高集積化には
適していない。
【００８９】以下、図６（ａ）〜（ｄ）を参照しなが
ら、溝型素子分離構造を持つ実施例を説明する。図６
（ａ）は、本実施例の平面図、図６（ｂ）、（ｃ）およ
び（ｄ）は、それぞれ、図６（ａ）のｂ−ｂ’線断面
図、ｃ−ｃ’線断面図およびｄ−ｄ’線断面図である。
【００９０】本実施例の半導体装置では、半導体基板３
０１内に「深いウェル領域３０２」が設けられており、
その深いウェル領域内に「浅いウェル領域３０３」が設
けられている。浅いウェル領域３０３の導電型は、深い
ウェル領域の導電型と反対であり、半導体基板３０１の
導電型と同じである。
【００９１】本実施例のＭＯＳ型トランジスタは、上記
浅いウェル領域３０３に形成されている。より詳細に
は、このＭＯＳ型トランジスタは、浅いウェル領域内に
形成されたソース領域／ドレイン領域３０７と、ソース
領域／ドレイン領域３０７間に形成されたチャネル領域
と、チャネル領域を覆うゲート絶縁膜３０５と、ゲート
絶縁膜３０５上に形成されたゲート電極３０６とを備え
ている。ゲート電極３０６は、ゲート絶縁膜３０５に形
成されたコンタクト孔３０８を介して、浅いウェル領域
３０３に電気的に接続されている。
【００９２】少なくとも浅いウェル領域は、隣接するト
ランジスタ素子の浅いウェル領域と溝型素子分離構造３
０４によって電気的に分離されている。
【００９３】溝型素子分離構造を形成するために必要な
領域の横方向サイズは、最小加工寸法程度である。従っ
て、最小加工寸法程度の僅かな領域でのみで、隣接する
トランジスタ素子間の分離を行うことが可能となり、Ｓ
ＯＩ基板を用いることなく、また、集積度を犠牲にする
ことなく、可変しきい値型ＭＯＳ型トランジスタを実現
することができる。
【００９４】図７（ａ）〜（ｄ）は、上記実施例の改良
例を示している。この改良例では、溝型素子分離構造型
シリコン基板上の不活性領域上にフィールド酸化膜３０
４１を形成している。図示されている構造は、不図示の
層間絶縁膜で覆われ、その上に上部配線が形成される。
フィールド酸化膜３０４１を設けることによって、その
上部配線と半導体基板間との間の寄生容量を低減でき
る。
【００９５】以下、この改良例を説明する。この改良例
の半導体装置では、半導体基板３０１’内に「深いウェ
ル領域３０２’」が設けられており、その深いウェル領
域内に「浅いウェル領域３０３’」が設けられている。
浅いウェル領域３０３’の導電型は、深いウェル領域の
導電型と反対であり、半導体基板３０１’の導電型と同
じである。
【００９６】本実施例のＭＯＳ型トランジスタは、上記
浅いウェル領域３０３’に形成されている。より詳細に
は、このＭＯＳ型トランジスタは、浅いウェル領域内に
形成されたソース領域／ドレイン領域３０７’と、ソー
ス領域／ドレイン領域３０７’間に形成されたチャネル
領域と、チャネル領域を覆うゲート絶縁膜３０５’と、
ゲート絶縁膜３０５’上に形成されたゲート電極３０
６’とを備えている。ゲート電極３０６’は、ゲート絶
縁膜３１５’に形成されたコンタクト孔３０８’を介し
て、浅いウェル領域３０３’に電気的に接続されてい
る。
【００９７】少なくとも浅いウェル領域は、隣接するト
ランジスタ素子の浅いウェル領域と溝型素子分離構造３
０４’及びフィールド酸化膜３０４１によって電気的に
分離されている。
【００９８】（実施例４）層間絶縁膜上に形成した上部
配線と半導体基板間との間に形成される容量を低減する
ために、実施例３の半導体装置では、シリコン基板上の
不活性領域上に酸化膜３０４１を形成している。本実施
例では、同様の目的を達成する他の構成を持つ場合を説
明する。
【００９９】以下、図８（ａ）〜（ｄ）を参照しなが
ら、本実施例を説明する。図８（ａ）は、本実施例の平
面図、図８（ｂ）、（ｃ）および（ｄ）は、それぞれ、
図８（ａ）のｂ−ｂ’線断面図、ｃ−ｃ’線断面図およ
びｄ−ｄ’線断面図である。
【０１００】本実施例の半導体装置では、半導体基板４
０１内に「深いウェル領域４０２」が設けられており、
その深いウェル領域内に「浅いウェル領域４０３」が設
けられている。浅いウェル領域４０３の導電型は、深い
ウェル領域の導電型と反対であり、半導体基板４０１の
導電型と同じである。
【０１０１】本実施例のＭＯＳ型トランジスタは、上記
浅いウェル領域４０３に形成されている。より詳細に
は、このＭＯＳ型トランジスタは、浅いウェル領域内に
形成されたソース領域／ドレイン領域４０７と、ソース
領域／ドレイン領域４０７間に形成されたチャネル領域
と、チャネル領域を覆うゲート絶縁膜４０５と、ゲート
絶縁膜４０５上に形成されたゲート電極４０６とを備え
ている。ゲート電極４０６は、ゲート絶縁膜４０５に形
成されたコンタクト孔４０８を介して、浅いウェル領域
４０３に電気的に接続されている。少なくとも上記浅い
ウェル領域は、溝型素子分離構造４０４によって、隣接
するトランジスタ素子の浅いウェル領域と電気的に分離
されている。
【０１０２】本実施例では、溝型素子分離構造４０４で
囲まれた領域上にも部分的にフィールド酸化膜４０４１
が延びている。そのため、本実施例のチャネル幅（Ｗ）
は、溝型素子分離構造４０４によってではなく、フィー
ルド酸化膜４０４１によって決定される。より具体的に
は、トランジスタのチャネル幅（Ｗ）は、フィールド酸
化膜の距離ｄによって定まる。図７（ａ）〜（ｄ）に示
した実施例では、素子分離溝とゲート電極との間に位置
合わせずれが生じると、トランジスタのチャネル幅
（Ｗ）は設計値からシフトしてしまう。しかし、本実施
例では、そのような位置合わせずれが生じても、トラン
ジスタのチャネル幅（Ｗ）は設計値からシフトしない。
このため、トランジスタ特性が製造プロセスによって変
化しにくくなる。
【０１０３】また、ゲート電極と素子分離領域のオーバ
ーラップ領域（図８（ｄ）の領域Ａ）に、溝のエッジ部
ではなく、バーズビークが存在する。このため、溝のエ
ッジ部に起因するソース領域／ドレイン間リークを抑制
することが可能となる。
【０１０４】ただし、高集積化に対しては、不利とな
る。バーズビークを抑える方法に関しては、実施例２８
以降の実施例で説明する。
【０１０５】（実施例５）以下に、本発明によるトラン
ジスタ素子において、ゲート電極と浅いウェル領域とを
オーミック接続するためのコンタクト構造を説明する。
【０１０６】埋め込みチャネルを持つＭＯＳ型トランジ
スタでは、ゲート電極（を構成する半導体層）と浅いウ
ェル領域とは、同じ導電型を持つため、ゲート酸化膜に
コンタクト孔を開け、ゲート電極（を構成する半導体
層）と浅いウェル領域とを直接に接続してもオーミック
コンタクトが形成される。しかし、表面チャネル型のＭ
ＯＳ型トランジスタでは、ゲート電極（を構成する半導
体層）と浅いウェル領域とは、逆導電型となるため、そ
のまま、ゲート電極（を構成する半導体層）を浅いウェ
ル領域に接続しても、ＰＮ接合が形成され、オーミック
コンタクトは形成されない。
【０１０７】そこで、本発明では、ゲート電極と浅いウ
ェル領域がどのような導電型でもオーミック接続できる
ように、ゲート電極と浅いウェル領域を接続するに当た
り、ゲート電極と浅いウェル領域の間に金属シリサイド
膜及び浅いウェル領域と同導電型の不純物濃度の高い領
域を設けることとした。つまり、「ゲート電極」→「金
属シリサイド層」→「不純物濃度の高い、浅いウェル領
域と同導電型の領域」→「浅いウェル領域」の順で、ゲ
ート電極を浅いウェル領域に電気的に接続している。こ
こで、「不純物濃度の高い、浅いウェル領域と同導電型
の領域」の不純物濃度を、１×１０20／ｃｍ3以上に設
定すれぱ、「金属シリサイド層」と「浅いウェル領域」
をオーミック接続することが可能になる。なお、「ゲー
ト電極」の不純物濃度はもともと高い（通常１×１０20
／ｃｍ3以上）ため、直接に、金属シリサイド膜にオー
ミック接続することが可能である。
【０１０８】仮に、「不純物濃度の高い、浅いウェル領
域と同導電型の領域」を設けずに、シリサイド膜を直接
に浅いウェル領域に接続する場合、金属半導体ショット
キー接合が形成されるため、オーミックコンタクは形成
されなくなる。
【０１０９】図９（ａ）は、本発明に係るオーミックコ
ンタクト構造の基本的構造を示す断面図である。図９
（ｂ）〜（ｅ）は、そのオーミックコンタクト構造の応
用例であり、各種の素子分離構造が示されている。ただ
し、素子分離構造は、本実施例のように溝型素子分離、
及びフィールド酸化膜に限るものではない。
【０１１０】ここで、５１、５１０、５１１、５１２、
５１３は、深いウェル領域、５２、５２０、５２１、５
２２、５２３は、浅いウェル領域、５３、５３０、５３
１、５３２、５３３は、ゲート酸化膜、５４、５４０、
５４１、５４２、５４３は、ゲート電極、５５、５５
０、５５１、５５２、５５３は、ゲート電極側壁酸化
膜、５６、５６０、５６１、５６２、５６３は、金属シ
リサイド膜、５７、５７０、５７１、５７２、５７３
は、不純物濃度の高い浅いウェル領域と同導電型の領
域、５８０、５９２、５９３は、フィールド酸化膜、５
８１、５８２、５８３は、溝型分離構造である。
【０１１１】（実施例６）本発明におけるゲート電極と
浅いウェル領域とをオーミック接続するコンタクト構造
に関して、図１０を参照しながら、実施例５とは別の構
造を説明する。
【０１１２】上述したように、表面チャネル型のＭＯＳ
型トランジスタでは、ゲート電極と浅いウェル領域とは
逆導電型となるため、そのまま接続してもＰＮ接合が形
成され、オーミックコンタクトが形成されない。そこ
で、本発明では、ゲート電極と浅いウェル領域がどのよ
うな導電型でもオーミックに接続できるようにしてい
る。具体的には、半導体装置の上部に、層間絶縁膜６１
６を介して上部金属配線６１９を設け、層間絶縁膜６１
６には、ゲート電極６１４及びゲート酸化膜６１３を貫
き、浅いウェル領域６１２まで達するコンタクト孔６１
８を設けている。コンタクト孔６１８の側壁部で、ゲー
ト電極６１４と上部金属配線６１９とがオーミックに接
続されている。また、コンタクト孔６１８の底部では、
上部金属配線６１９と浅いウェル領域６１２とが、浅い
ウェル領域と同導電型の不純物濃度の高い領域６１７を
介して、オーミックに接続されている。
【０１１３】ここで、６１１は、浅いウェル領域の導電
型とは逆の導電型の深いウェル領域であり、６１５は、
ゲート側壁酸化膜である。
【０１１４】本構造によれば、浅いウェル領域と同導電
型の不純物濃度の高い領域６１７の不純物濃度を１×１
０20／ｃｍ3 以上に設定することにより、上部金属配線
６１９と浅いウェル領域６１７をオーミック接続するこ
とが可能となる。ゲート電極６１４は、ゲート電極空乏
化防止のため元々不純物濃度を１×１０20／ｃｍ3 以上
に設定する必要があるため、上部金属配線６１９とゲー
ト電極６１４は直接接続することでオーミック接続出来
ることにより、上記上部金属配線６１９を介して、ゲー
ト電極６１４と浅いウェル領域６１２をオーミック接続
することが可能となる。
【０１１５】本実施例の応用例として、図１０（ａ）の
ような方法もある。本方法では、たとえば、上部配線金
属６２９をシリコンを含まないアルミ系材料のようなも
の（アルミ系材料に限定するものではなくシリコンと反
応する金属であればよい）で形成したい場合後の熱処理
（例えばシンター処理）等により、シリコン基板とアル
ミ系材料が激しく反応し、スパイク６２９１が発生す
る。このため、浅いウェル領域と上部金属配線６２９と
がオーミック接続できる。この場合、浅いウェル領域と
同導電型の不純物濃度の高い領域６２７は無くてもよい
が、存在する方がより確実にオーミックコンタクトを形
成することが出来る。また、ゲート電極を多結晶シリコ
ン膜６２４と金属シリサイド膜６２４１の２層ポリサイ
ド膜で形成することにより、上部金属配線６２９とゲー
ト電極とのコンタクト抵抗をより低減することが可能と
なる。
【０１１６】より一般的な方法では、図１０（ｃ）の方
法がある。本方法では、ポリサイド構造のゲート電極
（本実施例では、チタンシリサイド膜６３４１と多結晶
シリコン膜６３４の２層構造）を備えた構造を形成した
後、層間絶縁膜６３６を堆積する。シリコン基板まで達
するコンタクト孔６３８を層間絶縁膜６３６に開口した
後、チタン６３９１、窒化チタン６３９２、上部金属配
線６３９３を順次堆積する。本実施例では、チタン６３
９１（厚さ：３０〜５０ｎｍ）、及び窒化チタン（厚
さ：５００〜１０００ｎｍ程度）を堆積する。その後、
７００℃で窒素雰囲気中アニールを２０秒程度行う。本
アニール処理により、チタン膜６３９１は、ポリサイド
ゲート電極のチタンシリサイド膜６３４１及び多結晶シ
リコン膜６３４と反応するとともに、シリコン基板（浅
いウェル領域と同導電型の不純物濃度の高い領域６３
７）と反応する。このようにして、チタンシリサイド膜
６３９１１を形成するため、ゲート電極と浅いウェル領
域６３２を低抵抗でオーミック接続することが可能とな
る。上部金属配線６３９３の材料は、本実施例では、Ａ
ｌ-Ｓｉ(１％）-Ｃｕ(０.５％)を使用しているが、金属
配線材料はこれに限るものではない。また、ポリサイド
構造のゲート電極のシリサイド膜は、チタンシリサイド
膜に限るものではなく、コバルトシリサイド等他の高融
点金属シリサイド膜でもよい。図１０（ｄ）〜（ｇ）ま
では、図１０（ｃ）の構造に、素子分離構造を組み合わ
せたものである。ただし、この素子分離構造は、本実施
例のような溝型素子分離及び／又はフィールド酸化膜に
限るものではない。
【０１１７】ここで、６２１、６３１、６４１、６５
１、６６１、６７１は深いウェル領域、６２２、６３
２、６４２、６５２、６６２、６７２は浅いウェル領
域、６２３、６３３、６４３、６５３、６６３、６７３
はゲート酸化膜、６２４、６３４、６４４、６５４、６
６４、６７４は多結晶シリコン膜、６２４１、６３４
１、６４４１、６５４１、６６４１、６７４１はチタン
シリサイド膜、６２５、６３５、６４５、６５５、６６
５、６７５はゲート電極側壁酸化膜、６２６、６３６、
６４６、６５６、６６６、６７６は層間絶縁膜、６２
１、６３１、６４１、６５１、６６１、６７１は不純物
濃度の高い浅いウェル領域と同導電型の領域、６２８、
６３８、６４８、６５８、６６８、６７８はコンタクト
孔、６２９はＡｌ-Ｃｕ(０.５％) 配線、６２９１はア
ルミアロイスパイク、６３９１、６４９１、６５９１、
６６９１、６７９１はチタン膜、６３９１１、６４９１
１、６５９１１、６６９１１、６７９１１はチタンシリ
サイド膜、６３９２、６４９２、６５９２、６６９２、
６７９２は窒化チタン膜、６３９３、６４９３、６５９
３、６６９３、６７９３はＡｌ-Ｓｉ(１％)-Ｃｕ(０.５
％)配線、６４００、６６０１、６７０１はフィールド
酸化膜、６５００、６６００、６７００は溝型分離構造
である。
【０１１８】（実施例７）図１２（ａ）〜（ｅ）を参照
しながら、実施例５におけるコンタクト構造を形成する
方法を具体的に説明する。素子分離構造として、図９
（ｅ）に示す構造を採用した場合について説明する。
【０１１９】まず、図１２（ａ）に示すように、深いウ
ェル領域７０１が形成された半導体基板中に、浅いウェ
ル領域７０２、溝型素子分離構造７０３、フィールド酸
化膜領域７０４を形成した後、浅いウェル領域７０２の
表面にしきい値制御のための不純物イオン注入等を行
う。その後、ゲート酸化膜７０５、ゲート電極７０６、
ゲート側壁酸化膜７０７を周知の方法で形成する。
【０１２０】本実施例では、深いウェル領域の不純物濃
度は、５×１０16〜１×１０17／ｃｍ3に設定してお
り、浅いウェル領域の不純物濃度は、１〜２×１０17／
ｃｍ3に設定した。また、浅いウェル領域の深さは、３
００〜７００ｎｍに設定した。
【０１２１】不図示のソース／ドレイン領域は、１×１
０20／ｃｍ3以上の不純物濃度を持つように、拡散深さ
が５０〜７０ｎｍになるように形成した。ゲート酸化膜
７０５の厚さは、３ｎｍである。ゲート電極７０５は多
結晶シリコン膜から形成し、その不純物の濃度は、１×
１０20／ｃｍ3以上に設定した。溝型素子分離構造７０
３は浅いウェル領域７０２に対して十分深く設定する必
要があり、かつ深いウェル領域よりも浅くすることが望
ましい。本実施例では、深いウェル領域７０１の深さ
は、２μm以上に設定してあり、溝型素子分離構造７０
３の深さは、１〜２μｍに設定している。
【０１２２】上記各数値は、あくまでも本実施例で用い
た例であり、本発明はこれに限定されるものではない。
これらの不純物濃度および拡散深さ等の数値は、トラン
ジスタの設計によって変わるものである。
【０１２３】なお、本実施例のトランジスタでは、その
ゲート長（チャネル長）を０.１８μｍに設定してい
る。深いウェル領域７０１と、ソース／ドレイン領域
（不図示）と、ゲート電極７０６は、同導電型であり、
浅いウェル領域７０２とは逆導電型である。
【０１２４】次に、図１２（ｂ）に示すように、リソグ
ラフィ技術によって形成したレジスト７０８をマスクと
して、ゲート電極７０５の所望の部分をＲＩＥでエッチ
ングし、その部分に浅いウェル領域７０２に達するコン
タクト孔７０９を形成する。その後、イオン注入工程に
よって、浅いウェル領域７０２と同導電型の不純物を注
入し、浅いウェル領域７０２よりも濃度の高い領域７１
０を形成する。このイオン注入工程においては、例え
ば、浅いウェル領域７０２がｐ型半導体の時、ボロンイ
オンを１〜５×１０15／ｃｍ2の注入量で、加速電圧５
〜１０keVのエネルギーで注入し、浅いウェル領域７０
２がｎ型半導体の時は、砒素イオンを１〜５×１０15／
ｃｍ2の注入量で加速電圧１０〜３０keVのエネルギーで
注入する。
【０１２５】次に、図１２（ｃ）に示すように、チタン
金属７１１を堆積する。本実施例では、スパッタ法によ
り、アルゴンガス中で２０ｎｍ〜５０ｎｍの膜厚を堆積
した。
【０１２６】次に、図１２（ｄ）に示すように、６００
℃〜７００℃の範囲で窒素雰囲気中、１０〜２０秒程度
の第１の急速加熱処理を行い、上記チタン金属７１１と
シリコンを反応させチタンシリサイド膜７１２を形成す
る。このとき第１の急速加熱処理により、上記コンタク
ト部に注入された不純物の一部が活性化する。
【０１２７】図１２（ｅ）に示すように、未反応及び窒
化したチタン金属膜を選択的に除去した後、８００℃〜
１０００℃の範囲で窒素雰囲気中、１０〜２０秒程度の
第２の急速加熱処理を行い、上記シリサイド膜７１２を
低抵抗なＣ５４結晶構造に変化させるとともに上記コン
タクト部に注入された不純物を活性化する。
【０１２８】本実施例の方法によれば、シリサイド膜７
１２により容易にゲート電極７０６と浅いウェル領域７
０２を接続することが可能となる。また、このシリサイ
ド膜７１２を形成するプロセスは、基本的に、サリサイ
ドプロセスと同様である。このため、サリサイドトラン
ジスタを形成する場合、特別な工程としては、コンタク
ト孔７０９の形成工程および濃度の高い領域７１０の形
成工程が付加されるだけで、全体として工程数が大きく
増加するわけではない。
【０１２９】上記実施例では、コンタクトへの不純物イ
オン注入をシリコン基板表面（浅いウェル領域７０２表
面）が露出した状態で注入しているため、レジストから
の汚染物がシリコン基板表面（浅いウェル領域７０２）
を汚染する可能性がある。しかし、接合を形成するため
ではなく（接合を形成するためのイオン注入の時は、汚
染物が深い準位を形成し再結合中心として働くため、接
合リークが増大し良くない）オーミックコンタクトを形
成するためなのでそれほど気にする必要はない。
【０１３０】また、コンタクトエッチングにより、シリ
コン基板表面（浅いウェル領域７０２）がダメージを受
ける場合は、多結晶シリコン膜とシリコン酸化膜のエッ
チング選択比が高いＲＩＥによりコンタクト孔底部のゲ
ート酸化膜が露出した段階でエッチングを終了し、ゲー
ト酸化膜７０５をフッ酸系溶液もしくは、酸化膜エッチ
ング系ＲＩＥで除去しても良い。
【０１３１】なお、レジストからの汚染物が気になる場
合、コンタクト形成のためのエッチングは、多結晶シリ
コン膜とシリコン酸化膜のエッチング選択比が高いＲＩ
Ｅによりコンタクト孔底部のゲート酸化膜７０５が露出
した段階でエッチングを終了し、ゲート酸化膜７０５を
残したままにし、ゲート酸化膜７０５を介してコンタク
トへの不純物イオン注入を行ってもよい。しかしこの方
法では、イオン注入時に上記ゲート酸化膜７０５から浅
いウェル領域７０２表面に酸素がノックオンされるた
め、シリサイド化反応時に、このノックオン酸素が悪影
響を及ぼし、シリサイド膜の膜質が悪化する。
【０１３２】（実施例８）図１３（ａ）〜（ｅ）および
図１４（ａ）〜（ｃ）を参照しながら、ゲート電極と浅
いウェル領域とを接続するコンタクト構造の他の形成方
法を説明する。ここでは、実施例７に比べて、レジスト
汚染が無く、かつ、シリサイド化におけるノックオン酸
素汚染のない方法を説明する。
【０１３３】まず、図１３（ａ）に示すように、図１２
（ａ）と同様に、深いウェル領域８０１が形成された半
導体基板中に、浅いウェル領域８０２、溝型素子分離構
造８０３、フィールド酸化膜領域８０４を形成した後、
しきい値制御のための不純物イオン注入等を行う。この
後、ゲート酸化膜８０５、ゲート電極８０６、ゲート側
壁酸化膜８０７を周知の方法で形成する。本実施例で
は、深いウェル領域の不純物濃度は、５×１０16〜１×
１０17／ｃｍ3に設定しており、浅いウェル領域の不純
物濃度は、１〜２×１０17／ｃｍ3に設定し、浅いウェ
ル領域の深さは、３００〜７００ｎｍに設定した。ま
た、不図示のソース／ドレイン領域の不純物濃度は、１
×１０20／ｃｍ3以上に設定し、接合深さは５０〜７０
ｎｍに設定している。
【０１３４】ゲート酸化膜は、３ｎｍであり、ゲート電
極は多結晶シリコン膜から形成する。の濃度は、１×１
０20／ｃｍ3以上に設定している。また、溝型素子分離
構造８０３は浅いウェル領域８０２に対して十分深く設
定する必要があり、かつ深いウェル領域よりも浅くする
ことが望ましい。本実施例では、深いウェル領域８０１
の深さは、２μm以上に設定してあり、溝型素子分離構
造８０３の深さは、１〜２μｍに設定している。
【０１３５】これらの数値は、あくまでも実施例におい
て、我々が試作に用いた値であり、これに限るものでは
ない。これらの濃度、深さの数値は、トランジスタ設計
により変わるものである。なお、我々のトランジスタ
は、ゲート長０.１８μmに設定している。なお、深いウ
ェル領域８０１と、ソース／ドレイン領域（図面上には
図示していない）と、ゲート電極８０６は、同導電型で
あり、浅いウェル領域８０２とは逆導電型である。
【０１３６】次に、図１３（ｂ）に示すように、フォト
レジスト８０８をマスクとして、ゲート電極の所望の領
域に浅いウェル領域８０２まで達するコンタクト孔８０
９をＲＩＥにより形成する。コンタクトエッチングによ
り、シリコン基板表面（浅いウェル領域８０２）がダメ
ージを受ける場合は、多結晶シリコン膜とシリコン酸化
膜のエッチング選択比が高いＲＩＥによりコンタクト孔
底部のゲート酸化膜が露出した段階でエッチングを終了
し、ゲート酸化膜８０５をフッ酸系溶液もしくは、酸化
膜エッチング系ＲＩＥで除去しても良い。
【０１３７】次に、図１３（ｃ）図に示すように、フォ
トレジスト８０８を除去し、シリコン窒化膜８１０を堆
積する。本実施例では、LＰＣＶＤ法により、約２〜５
ｎｍ程度の膜厚を堆積している。
【０１３８】次に図１３（ｄ）に示すように、フォトレ
ジスト８１１でマスクを行いコンタクト孔８０９底部に
イオン注入を行い（本実施例では、浅いウェル領域８０
２がｐ型半導体の時は、ボロンイオンを１〜５×１０15
／ｃｍ2の注入量で、加速電圧５〜１０ｋｅＶのエネル
ギーで注入しており、浅いウェル領域８０２がｎ型半導
体の時は、砒素イオンを１〜５×１０15／ｃｍ2の注入
量で加速電圧１０〜３０ｋｅｖのエネルギーで注入し
た）、浅いウェル領域８０２と同導電型の浅いウェル領
域８０２よりも濃度の高い領域８１２を形成する。シリ
コン窒化膜８１０を介してのイオン注入では、酸素では
なく、窒素がノックオンされるので、後工程でのシリサ
イド化反応が制御よく出来る。
【０１３９】フォトレジスト８１１（イオン注入マス
ク）とコンタクト孔８０９との関係は、位置合わせズレ
のマージン分（距離ｄ）だけ、フォトレジスト８１１を
コンタクト孔８０９に対して広げる必要がある。このと
きゲート電極の一部に浅いウェル領域８０２と同導電型
となるような不純物が注入されるため、本来ゲート電極
８０６は、表面チャネル型ＭＯＳ型トランジスタの場合
浅いウェル領域８０２と逆導電型であるため、ゲート電
極の元々の不純物濃度にもよるが、ゲート電極のコンタ
クト注入された領域だけ、真性半導体に近ずくか、もし
くは、浅いウェル領域８０２と同導電型となり、最悪ゲ
ート電極にＰＮ接合が形成される。しかし、後の工程に
より、ゲート電極がシリサイド化されるため、オーミッ
ク接続に支障はない。
【０１４０】次に、図１３（ｅ）に示すように、フォト
レジスト８１１を除去した後、図１４（ａ）に示すよう
に、チタン金属８１３を堆積する。本実施例では、スパ
ッタ法によりアルゴンガス中で２０ｎｍ〜５０ｎｍの膜
厚を堆積した。
【０１４１】次に、図１４（ｂ）に示すように、６００
℃〜７００℃の範囲で窒素雰囲気中、１０〜２０秒程度
の第１の急速加熱処理を行い、上記チタン金属８１３と
シリコンを反応させチタンシリサイド膜８１４を形成す
る。このとき、第１の急速加熱処理により、上記コンタ
クト部に注入された不純物の一部が活性化する。
【０１４２】図１４（ｃ）に示すように、未反応及び窒
化したチタン金属膜を選択的に除去した後、８００℃〜
１０００℃の範囲で窒素雰囲気中、１０〜２０秒程度の
第２の急速加熱処理を行い、上記シリサイド膜８１４を
低抵抗Ｃ５４結晶構造に変化させるとともに上記コンタ
クト部に注入された不純物を活性化する。本実施例で
は、シリコン中に酸素ではなく窒素がノックオンされる
ため、シリサイド化反応において、シリサイド膜の粒界
に酸素ではなく窒素が偏析し、シリサイド膜の耐熱性が
良くなる。また、フォトレジストからの汚染物の侵入
は、注入保護膜であるシリコン窒化膜８１０により防ぐ
ことが出来るため、汚染も少ない。
【０１４３】また、工程簡略化を優先するときは、シリ
コン窒化膜８１０を堆積せずに、不純物イオンを直接に
注入しても良いが、実施例７で前述したように注入時に
汚染される。
【０１４４】本実施例においては、コンタクト形成領域
へ選択的に不純物イオンを注入するための注入マスク形
成工程が第７の実施例の場合に比較して１回増えてい
る。しかし、相補型ＭＯＳ構造を形成する場合には、ｎ
チャネルトランジスタ用とｐチャネルトランジスタ用に
分けてイオン注入を行う必要があるので、合計すると、
最低２回は注入マスク形成工程を行うことになる。この
ため、第７の実施例のようにコンタクト形成用注入マス
クを用いてコンタクト形成領域へイオン注入を行う場
合、ｎチャネルトランジスタのコンタクト用とｐチャネ
ルトランジスタのコンタクト用にそれぞれ別々のコンタ
クト孔を開口する必要が発生する。
【０１４５】これらの点を考慮すれば、相補型ＭＯＳ構
造の場合、本実施例の方法が第７の実施例の場合に比較
してそれほど工程を複雑にするわけではない。
【０１４６】第７の実施例を相補型で形成するために
は、ｎチャネル（ｐチャネル）コンタクトフォトリソグ
ラフィ→ｎチャネル（ｐチャネル）コンタクト開口→ｐ
ウェル領域（ｎウェル領域）へのコンタクト注入→ｐチ
ャネル（ｎチャネル）コンタクトフォトリソグラフィ→
ｐチャネル（ｎチャネル）コンタクト開口→ｎウェル領
域（ｐウェル領域）へのコンタクト注入となり、第８の
実施例では、コンタクトフォトリソグラフィ→ｎチャネ
ル、ｐチャネル同時コンタクト開口→ｎチャネル（ｐチ
ャネル）コンタクト注入フォトリソグラフィ→ｐウェル
領域（ｎウェル領域）コンタクト注入→ｐチャネル（ｎ
チャネル）コンタクト注入フォトリソグラフィ→ｎウェ
ル領域（ｐウェル領域）コンタクト注入となる。このた
め、第７の実施例では、フォトリソグラフィ工程が１回
少ない代わりにコンタクト開口工程が１回多くなる。
【０１４７】後述する実施例（実施例１３）の様に、相
補型ＭＯＳ構造を形成する場合において、ソース／ドレ
イン注入マスクとコンタクト注入マスクを兼用する場合
は、本実施例の方が第７の実施例と比べてフォトリソグ
ラフィー工程が一回少なくなる。なぜならば、コンタク
トマスク用フォトリソグラフィー工程とソース／ドレイ
ン注入用フォトリソグラフィー工程を兼用することは出
来ないからである。これは、コンタクトエッチングによ
り、ソース／ドレイン領域がダメージを受けないように
するめたである。
【０１４８】（実施例９）本実施例では、実施例８に対
して、自己整合的に高融点金属シリサイド膜を形成した
後にイオン注入法により、浅いウェル領域と同導電型の
不純物イオンを注入し、コンタクト孔底部のウェル領域
内に高濃度拡散層を形成する方法に関して述べる。
【０１４９】図１５（ａ）〜（ｆ）は、本実施例の簡略
化した工程順断面図である。
【０１５０】まず、図１５（ａ）に示すように、図１２
（ａ）と同様に、深いウェル領域９０１が形成された半
導体基板中に、浅いウェル領域９０２、溝型素子分離構
造９０３、フィールド酸化膜領域９０４、を形成し、し
きい値制御のための不純物イオン注入等を行った後、ゲ
ート酸化膜９０５、ゲート電極９０６、ゲート側壁酸化
膜９０７を周知の方法で形成する。本実施例では、深い
ウェル領域濃度は、５×１０16〜１×１０17／ｃｍ3に
設定しており、浅いウェル領域は、１〜２×１０17／ｃ
ｍ3に設定し、その深さは、３００〜７００ｎｍに設定
した。また、図示はしていないが、ソース領域、ドレイ
ン領域は、１×１０20／ｃｍ3以上の濃度で、深さを５
０〜７０ｎｍに設定している。また、ゲート酸化膜は、
３ｎｍであり、ゲート電極は、多結晶シリコン膜よりな
りその濃度は、１×１０20／ｃｍ3以上に設定してい
る。また、溝型素子分離構造９０３は浅いウェル領域９
０２に対して十分深く設定する必要があり、かつ深いウ
ェル領域よりも浅くすることが望ましい。本実施例で
は、深いウェル領域９０１の深さは、２μm以上に設定
してあり、溝型素子分離構造９０３の深さは、１〜２μ
ｍに設定している。しかし、これらの数値は、あくまで
も実施例において、我々が試作に用いた値でありこれに
限るものではない。これらの濃度、深さの数値は、トラ
ンジスタ設計により変わるものである。なお、我々のト
ランジスタは、ゲート長０.１８μmに設定している。な
お、深いウェル領域９０１と、ソース／ドレイン領域
（図面上には図示していない）と、ゲート電極９０６
は、同導電型であり、浅いウェル領域９０２とは逆導電
型である。
【０１５１】次に、図１５（ｂ）に示すように、フォト
レジスト９０９をマスクとして、ゲート電極の所望の領
域に浅いウェル領域９０２まで達するコンタクト孔９０
９をＲＩＥにより形成する。コンタクトエッチングによ
り、シリコン基板表面（浅いウェル領域９０２）がダメ
ージを受ける場合は、多結晶シリコン膜とシリコン酸化
膜のエッチング選択比が高いＲＩＥによりコンタクト孔
底部のゲート酸化膜が露出した段階でエッチングを終了
し、ゲート酸化膜９０５をフッ酸系溶液もしくは、酸化
膜エッチング系ＲＩＥで除去しても良い。
【０１５２】次に、図１５（ｃ）に示すように、チタン
金属９１０を堆積する。（本実施例では、スパッタ法に
よりアルゴンガス中で２０ｎｍ〜５０ｎｍの膜厚を堆積
した）。
【０１５３】次に、図１５（ｄ）に示すように、６００
℃〜７００℃の範囲で窒素雰囲気中、１０〜２０秒程度
の第１の急速加熱処理を行い、上記チタン金属９１０と
シリコンを反応させチタンシリサイド膜９１１を形成す
る。
【０１５４】次に、図１５（ｅ）に示すように、フォト
レジスト９１２で注入マスクを形成しコンタクト孔９０
９底部にイオン注入を行い（本実施例では、浅いウェル
領域９０２がｐ型半導体の時は、ボロンイオンを１〜５
×１０15／ｃｍ2の注入量で、加速電圧５〜１０ｋｅＶ
のエネルギーで注入しており、浅いウェル領域９０２が
ｎ型半導体の時は、砒素イオンを１〜５×１０15／ｃｍ
2の注入量で加速電圧１０〜３０ｋｅｖのエネルギーで
注入した）、浅いウェル領域９０２と同導電型の浅いウ
ェル領域９０２よりも濃度の高い領域９１３を形成す
る。
【０１５５】フォトレジスト９１２（イオン注入マス
ク）とコンタクト孔９０９との関係は、位置合わせズレ
マージン分（距離ｄ）だけフォトレジスト９１２をコン
タクト孔９０９に対して広げる必要がある。このときゲ
ート電極の一部に浅いウェル領域９０２と同導電型とな
るような不純物が注入されるため、本来ゲート電極９０
６は、表面チャネル型ＭＯＳ型トランジスタの場合浅い
ウェル領域９０２と逆導電型であるため、ゲート電極の
元々の不純物濃度にもよるが、ゲート電極のコンタクト
注入された領域だけ、真性半導体に近ずくか、もしく
は、浅いウェル領域９０２と同導電型となり、最悪ゲー
ト電極にＰＮ接合が形成されるが、ゲート電極がポリサ
イド化されているため、オーミック接続に支障はない。
【０１５６】次に、図１５（ｆ）に示すように、フォト
レジスト９１２と、未反応及び窒化したチタン金属膜を
選択的に除去し、８００℃〜１０００℃の範囲で窒素雰
囲気中、１０〜２０秒程度の第２の急速加熱処理を行
い、上記シリサイド膜９１１を低抵抗なＣ５４結晶構造
に変化させるとともに上記コンタクト部に注入された不
純物を活性化する。本実施例では、シリコン中に酸素で
はなくチタンがノックオンされるため、シリサイド化反
応において、シリサイド膜のグレインバウンダリに酸素
が遍積することな少なくシリサイド膜の耐熱性が良くな
る。また、フォトレジストからの汚染物は、注入保護膜
である未反応及び窒化したチタン金属膜９１０により防
ぐことが出来るため、汚染も少ない。
【０１５７】（実施例１０）以下に、図１６及び図１７
を参照しながら、本発明による相補型ＭＯＳ構造を有す
る半導体装置の実施例を説明する。図１６は、本実施例
の構造を示し、図１７は、その等価回路図である。図１
６は、入力ＩＮの電位レベルに応答して、出力ＯＵＴの
電位レベルが、電源電圧ＶDDと接地電圧ＧＮＤとの間で
変化するＣＭＯＳインバータが示されている。なお、本
実施例は、実施例１〜４のトランジスタ素子を、異なる
導電型で相補的に接続して同一半導体基板に形成したも
のである。
【０１５８】図１６に示されるように、半導体基板１０
０１には、深いｎウェル領域１００２及び深いｐウェル
領域１００３が設けられ、これらの深いウェル領域に
は、それぞれ、浅いｐウェル領域１００６及び浅いｎウ
ェル領域１００７が設けられている。図１６では、一組
の相補関係にあるＭＯＳ型トランジスタが示されている
が、実際には、多数の組のＭＯＳ型トランジスタが同一
基板上に集積される。
【０１５９】浅いｐウェル領域１００６には、ｎチャネ
ル型のＭＯＳ型トランジスタ素子が形成され、浅いｎウ
ェル領域１００７には、ｐチャネル型のＭＯＳ型トラン
ジスタ素子が形成されている。
【０１６０】ｎチャネル型のＭＯＳ型トランジスタ素子
は、浅いｐウェル領域１００６の上面近傍に形成された
ｎ型ソース／ドレイン領域１０１５と、ｎ型張り出し接
合領域１０１３と、ソース／ドレイン領域間に形成され
たチャネル領域上に形成されたゲート絶縁膜１００８
と、ゲート絶縁膜１００８上に形成されたｎ型ゲート電
極１００９とを備えている。ｎ型ゲート電極１００９
は、浅いｐウェル領域１００６に電気的に接続されてい
る。
【０１６１】ｐチャネル型のＭＯＳ型トランジスタ素子
は、浅いｎウェル領域１００７の上面近傍に形成された
ｐ型ソース／ドレイン領域１０１６と、ｐ型張り出し接
合領域１０１４と、ソース／ドレイン領域間に形成され
たチャネル領域上に形成されたゲート絶縁膜１００８
と、ゲート絶縁膜１００８上に形成されたｐ型ゲート電
極１０１０とを備えている。ｐ型ゲート電極１００９
は、浅いｎウェル領域１００７に電気的に接続されてい
る。
【０１６２】何れのトランジスタにおいても、ゲート電
極１００９及び１０１０の上部には、高融点金属シリサ
イド膜１０１２が形成されており、ゲート電極１００９
及び１０１０の側面には、側壁絶縁膜（サイドウォール
スペーサ）１０１１が形成されている。
【０１６３】なお、張り出し接合領域１０１３及び１０
１４は、短チャネル効果を抑制しながら、トランジスタ
駆動力を高めるために設けられている。その接合深さ
は、例えば、２０ｎｍ〜７０ｎｍ程度であり、不純物濃
度は、１×１０19／ｃｍ3〜１×１０20／ｃｍ3の範囲内
に設定される。
【０１６４】各部分のサイズや不純物濃度等は、前記実
施例２について説明した内容に準ずる。個々のトランジ
スタの動作に関しては、実施例１及び２で説明したとお
りである。
【０１６５】浅いｐウェル領域１００６及び浅いｎウェ
ル領域１００７のそれぞれの周囲には、溝型素子分離構
造１００４が設けられている。基板表面の不活性領域
（フィールド領域）上には、フィールド素子分離領域１
００５が形成されている。
【０１６６】図１６には示されていないが、例えば、一
つの深いｎウェル領域１００２内には、複数の浅いｐウ
ェル領域１００６が形成され得る。浅いｐウェル領域１
００６の各々は、他の浅いｐウェル領域１００６から電
気的に分離される必要があるが、深いｎウェル領域１０
０２は、複数のトランジスタに共有され得る。このた
め、溝型素子分離構造１００４は、浅いウェル領域より
も深く形成されているが、深いウェル領域の下端よりは
浅い。
【０１６７】上記相補型でダイナミックしきい値トラン
ジスタを構成することにより、低消費電力化の回路を構
成しやすくなるという効果がある。
【０１６８】相補型にすることによる問題点は、ｎチャ
ネル型のＭＯＳ型トランジスタ素子、あるいは、ｐチャ
ネル型のＭＯＳ型トランジスタ素子の何れかについて、
ＰＮ接合順方向電流が、常に流れ続けることである。こ
の場合の「ＰＮ接合順方向電流」とは、浅いウェル領域
とソース／ドレイン領域との間に形成されたＰＮ接合を
流れる電流だけではなく、深いウェル領域のバイアスに
よっては、浅いウェル領域と深いウェル領域との間に形
成されたＰＮ接合を流れる電流を含む。
【０１６９】図１７を参照しながら、詳細を説明する。
【０１７０】スタンバイ状態では、入力ＩＮのレベル
は、Ｈｉｇｈ（電源電圧ＶDDレベル）またはＬｏｗ（Ｇ
ＮＤレベル）に固定される。このスタンバイ状態におい
て、Ｐチャネル型のＭＯＳ型トランジスタ側の寄生バイ
ポーラ（ＰＮＰＴｒ１、ＰＮＰＴｒ２、 ＰＮＰＴｒ
３）、またはＮチャネル型のＭＯＳ型トランジスタ側の
寄生バイポーラ（ＮＰＮＴｒ１、 ＮＰＮＴｒ２、 ＮＰ
ＮＴｒ３）のどちらか一方が必ずオン状態となり、寄生
バイポーラ電流が流れ続けることになる。また、たとえ
寄生バイポーラ電流が無視できる状態でも、ＰＮ接合順
方向電流は流れ続ける。
【０１７１】また、深いウェル領域の電位に関しては、
実施例２の表１に記載したとおり、深いｎウェル領域を
ＧＮＤ、深いｐウェル領域をＶDD（電源電圧）に固定し
た場合、ＭＯＳ型トランジスタに対しては、寄生バイポ
ーラトランジスタがＭＯＳ型トランジスタを助ける方向
に動作するため有効である。しかし、この場合は、深い
ｐウェル領域と深いｎウェル領域との間に形成されてい
るダイオード接続に対し、順方向のバイアスが印加され
る。このため、このダイオード接続を通して常に順方向
電流が流れ続けることになる。設計時に注意する必要が
ある。
【０１７２】深ｐウェル領域と深いｎウェル領域との間
のダイオード接続を通して順方向電流が流れないように
するためには、深ｐウェル領域と深いｎウェル領域とを
同電位、例えば１／２ＶDD（電源電圧の半分）にする
か、もしくは、深いｎウェル領域の電位をＶDDレベルに
固定し、深いｐウェル領域の電位をＧＮＤレベルに固定
すれば良い。
【０１７３】この場合、実施例２で説明したように、寄
生バイポーラ ＰＮＰＴｒ３、ＮＰＮＴｒ３がトランジ
スタの動作を妨げる方向に動作するため、ベース幅を長
くし、ベースの不純物濃度を低くすることによって、寄
生バイポーラトランジスタの能力をＭＯＳ型トランジス
タの動作に対して無視できるように極力低下させる必要
がある。例えば、寄生バイポーラトランジスタの能力を
低下させるには、例えば、ベース幅２００ｎｍ以上にな
るように浅いウェル領域を深く形成し、ベースの不純物
濃度を低くするために、浅いウェル領域濃度を２×１０
17／ｃｍ3以下にすればよい。
【０１７４】（実施例１１）前述のように、深いウェル
領域の電位に関して、実施例２の表１に記載したとお
り、深いｎウェル領域の電位をＧＮＤレベルに固定し、
深いｐウェル領域の電位をＶDD（電源電圧）レベルに固
定した場合、寄生バイポーラトランジスタがＭＯＳ型ト
ランジスタを助ける方向に動作するため。しかし、実施
例１０の構成によれば、深いｐウェル領域と深いｎウェ
ル領域との間に形成されたダイオード接続に順方向バイ
アスが印加されるため、常に順方向電流が流れ続ける問
題がある。
【０１７５】本実施例では、各深いウェル領域の導電型
と逆の導電型を持つさらに深いウェル領域を設け、深い
ｐウェル領域と深いｎウェル領域との境界に、深いウェ
ル領域よりも深く、溝型分離構造を設けている。
【０１７６】図１８及び図１９を参照しながら、本実施
例を説明する。図１８は、本実施例の構造の断面図、図
１９は、本素子の回路図である。
【０１７７】ここで、１１０１半導体基板、１１０２更
に深いｐウェル領域、１１０３更に深いｎウェル領域、
１１０４更に深いウェル領域よりも浅く深いウェル領域
よりも深い溝型素子分離構造、１１０５深いｎウェル領
域、１１０６深いｐウェル領域、１１０７深いウェル領
域よりも浅く、浅いウェル領域よりも深い溝型素子分離
構造、１１０８フィールド素子分離領域、１１０９浅い
ｐウェル領域、１１１０浅いｎウェル領域、１１１１ゲ
ート酸化膜、１１１２ｎ型ゲート電極、１１１３ｐ型ゲ
ート電極、１１１４ゲート側壁絶縁膜、１１１５高融点
金属シリサイド膜、１１１６ｎ型張り出し接合、１１１
７ｐ型張り出し接合、１１１８ｎ型ソース／ドレイン領
域、１１１９ｐ型ソース／ドレイン領域である。深いウ
ェル領域よりも更に深いウェル領域の濃度は１×１０16
〜１×１０17／ｃｍ2であり、深さは、５μｍ以上に設
定した。深いウェル領域の深さは、２〜４μｍであり、
その他の条件は、実施例１０に準ずる。ただし、本実施
例の条件に限るものではない。
【０１７８】本実施例によれば、図１８および図１９に
示すように、直接深いウェル領域間でＰＮ接合を形成せ
ず更に深いウェル領域で分離されており、更に深いウェ
ル領域間のＰＮ接合は、逆バイアスされているため、実
施例１０の様に深いウェル領域間でＰＮ接合順方向電流
は流れなくなる。
【０１７９】（実施例１２）本実施例では、実施例１
０、１１のスイッチング素子に関しバイポーラ効果を極
力抑え、ＭＯＳ型トランジスタとして動作させる場合の
ＭＯＳ型トランジスタのしきい値電圧の設定指針の例に
ついて記述する。
【０１８０】今後の携帯用機器等を考えた場合、低消費
電力化技術は、ますます重要となってくる。通常のＣＭ
ＯＳでは、電源電圧を低くすることがデバイス側から考
えた場合、低消費電力化に対してもっとも有効な手段と
なる。通常のＣＭＯＳでは、スタンバイリークは、トラ
ンジスタのオフ電流によって決まる。
【０１８１】しかしながら、本発明に係る相補型半導体
装置では、ＭＯＳ型トランジスタ部分のオフ電流とバイ
ポーラトランジスタ部分の電流とを加算した電流によっ
て、スタンバイリークがきまる。バイポーラトランジス
タ部分の増幅機能が小さい場合、「バイポーラトランジ
スタ部分の電流」は、ベース電流に等価であり、ＰＮ接
合順方向電流に一致する。このため、スタンバイ状態で
も、ＮＰＮもしくはＰＮＰのどちらかが常にＯＮ状態と
なるため、常に、ＮＰＮもしくはＰＮＰのどちらかのバ
イポーラ電流（増幅機能が小さい時はＰＮ接合順方向電
流）が流れ続ける。従って、バイポーラ電流に対してＭ
ＯＳ型トランジスタ部のオフ電流を数桁低く設定して
も、バイポーラ電流がスタンバイリークにとって支配的
となり、あまり意味がない。
【０１８２】このため、本発明に係る半導体装置では、
ＭＯＳ型トランジスタ部のオフ電流値を、バイポーラ電
流に比較して、１桁小さいレベルからほぼ同じレベルに
設定することが望ましい。その理由は以下の通りであ
る。
【０１８３】ＭＯＳ型トランジスタのオフ電流をバイポ
ーラ電流に対して１桁小さい値から同桁あたりになるよ
うに設定するには、ＭＯＳ型トランジスタの見かけ上の
しきい値電圧を下げればよい。「見かけ上のしきい値電
圧」は、経験則ではゲート幅１０μmの時にドレイン電
流が約１A流れるときのゲート電圧に等しい。ここで、
「見かけ上」のしきい値電圧と記述したのは、本来のし
きい値電圧がゲート電圧（浅いウェル領域の電位）によ
って変化するからである。
【０１８４】図２０のグラフには、バイポーラ電流（実
施例２、１０、１１におけるＴｒ３のバイポーラ電流）
を示す直線と、ＭＯＳ型トランジスタにおけるゲート電
圧（ＶG）−ドレイン電流（ＩD）特性を示す２種類の曲
線が示されている。ＭＯＳ型トランジスタに関する２種
類の曲線は、異なる２つのしきい値に対応している。
【０１８５】ここで、ベース領域（浅いウェル領域）と
ゲート電極とが短絡されているため、ゲート電圧とベー
ス電圧とは等しい。また、本実施例では、寄生バイポー
ラを極力抑えているため、その増幅率は約１である。こ
のため、ベース電流とバイポーラ電流は、ほぼ一致して
いる。
【０１８６】ＭＯＳ型トランジスタのオフ電流は、ゲー
ト電圧が０Ｖにおけるドレイン電流のことである。この
オフ電流を、使用電源電圧におけるバイポーラ電流に等
しいか１桁小さいレベルになるように調整するには、図
２０に示されるように、ＭＯＳ型トランジスタの「見か
け上のしきい値電圧」を下げればよい。
【０１８７】実施例１でも説明しているが、本実施例１
０、１１の半導体装置（トランジスタ素子）を低消費電
力素子として使用する場合、バイポーラ電流をいかに抑
えるか（増幅機能が無くても最低限ＰＮ接合順方向電流
が流れる）が鍵となる。このために、現実的には、ＰＮ
接合のビルトインポテンシャル以下に電源電圧を設定す
る必要がある。ＰＮ接合の順方向電流は、ＰＮ接合の順
方向にバイアスを与えたときのバイアス値に対して、指
数関数的に増大する。従って、バイアス値を小さくする
ことが好ましく、電源電圧が０.３Ｖ〜０.６Ｖあたりで
動作する素子を設計することが望ましい。
【０１８８】整理すると、ベース電流は、電源電圧を下
げることにより指数関数的に減少し、ある電源電圧にお
いて、ＭＯＳ型トランジスタ部のオフ電流がベース電流
程度（もしくは１桁落ちレベル）になるようにＭＯＳ型
トランジスタ部の見かけ上にしきい値電圧を設定する。
そうすれば、自ずとその電源電圧におけるＭＯＳ型トラ
ンジスタ部のオン電流が決まる。上記オン電流が次段の
ゲート容量を決められた時間内に充電するのに（設計値
の周波数で回路動作させるために）十分以上の量であれ
ば、もっと電源電圧を下げる。次段のゲート容量を決め
られた時間内に充電するのに（設計値の周波数で回路動
作させるために）不十分の量であれば、電源電圧を上げ
てやればよい。本設計指針で試作した我々の素子は、電
源電圧０.５５Ｖにおいて、ゲート幅１μmあたりのスタ
ンバイリーク（ＭＯＳ型トランジスタ部のオフ電流とバ
イポーラ部のベース電流を加算した電流）が１０-10Ａ
オーダーであり、オン電流０.２〜０.２５ｍＡ(ＮＭＯ
Ｓ)、０.１〜０.１３ｍＡ(ＰＭＯＳ)を実現しており、
見かけ上のしきい値電圧は、０.１８Ｖである。
【０１８９】また、相補型のインバータによって構成し
たリングオシレータの１段あたりの伝搬遅延時間は、３
０ピコ秒（ｐｓｅｃ）であった。
【０１９０】なお、ゲート酸化膜は３ｎｍ、ソース／ド
レイン領域の不純物濃度は１×１０20／ｃｍ3以上、ソ
ース／ドレイン領域の接合深さは０.１μｍ(ＮＭＯＳの
場合)から０.１５μｍ(ＰＭＯＳの場合)、浅いウェル領
域の不純物濃度は９×１０16／ｃｍ3、その接合深さは
０.８〜１.０μm、分離溝の深さは、１.５〜２μｍ、深
いウェル領域の不純物濃度は４×１０16／ｃｍ3、ゲー
ト長は０.１５μｍとした。また、深いｎウェル領域の
電位をＶDD、深いｐウェル領域の電位をＧＮＤに固定し
ている。
【０１９１】（実施例１３）実施例８、９では、ゲート
電極と浅いウェル領域とをオーミック接続する方法に関
して記述した。上記実施例８、９の製造工程を実施例１
０、１１の相補型素子に適用する場合は、実施例８の項
でも簡単に説明したように、ソース／ドレイン注入マス
クとコンタクト注入マスクを兼用することが出来る。
【０１９２】図２１（ａ）および（ｂ）は、本実施例の
コンタクト形成用マスクとソース／ドレイン注入用マス
クを兼用した注入マスク（フォトレジストから形成され
ている）の平面図である。
【０１９３】この注入マスクの開口部は、斜線が施され
た領域（ドナー不純物注入領域１３０５およびアクセプ
タ不純物注入領域１３０６）に対応している。ここで、
１３０１はフィールド酸化膜領域、１３０２は溝型素子
分離構造、１３０３はゲート電極となる多結晶シリコ
ン、１３０４は浅いウェル領域とゲート電極を接続する
ためのコンタクト孔である。
【０１９４】図２１（ａ）の注入マスクによれば、Ｐチ
ャネル型のＭＯＳ型トランジスタのためのコンタクト注
入と、Ｎチャネル型のＭＯＳ型トランジスタのためのソ
ース／ドレイン注入及びゲート電極への注入を１つのマ
スクで行うことが可能となり、工程簡略化が可能とな
る。また、同様に、図２１（ｂ）の注入マスクによれ
ば、Ｎチャネル型のＭＯＳ型トランジスタのためのコン
タクト注入と、Ｐチャネル型のＭＯＳ型トランジスタの
ためのソース／ドレイン注入及びゲート電極への注入を
１つのマスクで行うことが可能となり、工程簡略化が可
能となる。
【０１９５】このような理由で、実施例８、９の製造方
法で相補型ＭＯＳ構造を形成する場合、図２１（ａ）お
よび（ｂ）に示すようなレイアウトパターンを持つ注入
マスクを使用することが好ましい。
【０１９６】ここで、実施例８、９と異なるのは、ゲー
ト電極となる多結晶シリコンへの不純物ドーピングが、
ソース領域、ドレイン領域形成のための不純物ドーピン
グと同時に行われることである。実施例８、９では、ゲ
ートへの不純物ドーピングがすでに終了されていること
を前提として実施していた。
【０１９７】ソース／ドレイン領域の上面、及びゲート
電極の上面は、実施例８、９の方法で、自己整合的にサ
リサイド化されるため、トランジスタ寄生抵抗も非常に
小さくなる。また、本製造方法では、ゲート電極の領域
ａのあたりにＰＮ接合が形成されるが、ポリサイド構造
のゲート電極のため、問題ない。
【０１９８】また、Ｎチャネル型のＭＯＳ型トランジス
タ側のソース／ドレイン注入（Ｐチャネル型のＭＯＳ型
トランジスタ側のコンタクト注入）と、Ｐチャネル型の
ＭＯＳ型トランジスタ側のソース／ドレイン注入（Ｎチ
ャネル型のＭＯＳ型トランジスタ側のコンタクト注入）
のどちらの工程を先に行っても良い。
【０１９９】しかし、Ｎチャネル型のＭＯＳ型トランジ
スタ側のソース／ドレイン注入と、Ｐチャネル型のＭＯ
Ｓ型トランジスタ側のソース／ドレイン注入の活性化熱
処理を同時に行わない場合は、熱処理に対して厳しくな
い方のイオン種の注入工程を先に行う方がよい。例え
ば、Ｎチャネル型のＭＯＳ型トランジスタ側のソース／
ドレイン注入イオン種として砒素、Ｐチャネル型のＭＯ
Ｓ型トランジスタ側のソース／ドレイン注入イオン種と
してボロンイオンを使用し、トランジスタの短チャネル
効果防止の観点から、ボロンの活性化アニールを抑制し
たい時（ボロンは、軽いためシリコン中の拡散速度が速
い）は、砒素を注入し、アニール（例えば、８５０℃、
３０分程度）を行った後、ボロンを注入し、追加アニー
ル（例えば、１０００℃、２０秒程度）を行えばよい。
【０２００】（実施例１４）実施例１では、ゲート電極
と浅いウェル領域を直接電気的に接続する場合に関して
説明した。実施例１の半導体装置において、寄生バイポ
ーラ効果が無視できるほど小さい場合、その等価回路
は、図２２（ａ）及び（ｂ）に示すようになる。図２２
（ａ）はＮチャネル型のＭＯＳ型トランジスタの場合、
図２２（ｂ）はＰチャネル型のＭＯＳ型トランジスタの
場合を示している。
【０２０１】図示されるように、浅いウェル領域とソー
ス／ドレイン領域、深いウェル領域と浅いウェル領域と
の間に、ＰＮ接合が形成される。これらのＰＮ接合が順
方向にバイアスされる状態となったとき、実施例１につ
いて説明したように、ＰＮ接合に順方向電流が流れる。
これを防ぐためには、ウェル領域の電位がビルトインポ
テンシャルに対して０.１〜０.３Ｖ程度低い電位となる
ように、電源電圧を設定することが望ましい（実施例１
２の説明参照）。従って、ゲート電極と浅いウェル領域
とを直接に電気的に接続する場合は、実質的に使用でき
る電源電圧は、０.６Ｖ以下程度となる。
【０２０２】本実施例では、電源電圧に制限を設けるこ
となく使用する方法に関して説明する。図２２（ｃ）及
び（ｄ）は、それぞれ、ゲート電極と浅いウェル領域と
の間に、ｎチャネルトランジスタＴｒｎ２及びｐチャネ
ルトランジスタＴｒｐ２を配置した実施例を示してい
る。
【０２０３】ここで、トランジスタＴｒｎ２のゲート電
位を、ＧＮＤを基準としてＶｓｐｗｅｌｌMAX＋Ｖthn2
に固定すれば、ゲート電位（ＶG）がいくらになろうと
も、深いウェル領域には、最大ＶｓｐｗｅｌｌMAXまで
しか電圧は印可されない。
【０２０４】同様に、トランジスタＴｒｐ２の場合、そ
のゲート電位を、ＧＮＤを基準としてＶｓｎｗｅｌｌ
MIN＋Ｖthp2に固定すれば、ゲート電位（ＶG）がいくら
になろうとも、深いウェル領域には、最大Ｖｓｎｗｅｌ
ｌMIN＋Ｖthp2までしか電圧は印可されない。
【０２０５】トランジスタＴｒｎ１及びＴｒｐ１のゲー
ト電極の電位に対する浅いｐウェル領域の電位（Ｖｓｐ
ｗｅｌｌ）及び浅いｎウェル領域の電位（Ｖｓｎｗｅｌ
ｌ）の関係を図２３（ａ）及び（ｂ）に示す。
【０２０６】ここで、ＶｓｐｗｅｌｌMAXは浅いｐウェ
ル領域に印可される最大電位、ＶｓｎｗｅｌｌMINは浅
いｎウェル領域に印可される最小電位、Ｖthn2はＴｒｎ
２のしきい値電圧、Ｖthp2はＴｒｐ２のしきい値電圧で
ある。
【０２０７】具体的な数値で説明すると、トランジスタ
Ｔｒｎ２のソース領域の電位がＧＮＤ、トランジスタＴ
ｒｐ２のソース領域の電位が３Ｖ（電源電圧）の時、順
方向リークを抑えるため、ＶｓｐｗｅｌｌMAXを０.６
Ｖ、ＶｓｎｗｅｌｌMINを２.４Ｖに設定するとする。そ
の場合、例えば、トランジスタＴｒｎ２のしきい値電圧
が０.４Ｖ、トランジスタＴｒｐ２のしきい値電圧が−
０.４Ｖであるならば、トランジスタＴｒｎ２のゲート
電圧を１Ｖ、トランジスタＴｒｐ２のゲート電圧は２Ｖ
に設定すればよい。
【０２０８】以上の方法によって、電源電圧をいくらに
設定しようとも、浅いウェル領域の電位の最大値（最小
値）を任意に設定することが可能となり、電源電圧の制
限を回避することが可能となる。
【０２０９】（実施例１５）実施例１４では、寄生バイ
ポーラ効果が無視できるほど小さい場合の等価回路に関
して、電源電圧に制限を設けることなく使用する方法に
ついて説明した。図２４及び図２５を参照しながら、寄
生バイポーラトランジスタを考慮した場合の実施例に関
して説明する。図２４及び図２５は、寄生バイポーラを
考慮した場合の等価回路を示している。
【０２１０】図２４は、ｎチャネルトランジスタ及びｎ
ｐｎ型バイポーラによって半導体装置が構成される場合
を示し、図２５は、ｐチャネルトランジスタ及びｐｎｐ
型バイポーラによって半導体装置が構成される場合を示
している。
【０２１１】ＮＭＯＳ２及びＰＮＯＳ２の役割は、実施
例１４のＴｒｎ１（ｎチャネルトランジスタ）もしく
は、Ｔｒｐ１（ｐチャネルトランジスタ）と同じである
ため基本動作に関しては省略する。
【０２１２】このように寄生バイポーラトランジスタが
無視できないような場合でもベース電流をＮＭＯＳ２及
びＰＮＯＳ２のゲート電圧により任意に設計できるた
め、実施例２と比べ設計の自由度が増すという利点があ
る。
【０２１３】（実施例１６）実施例１４、１５において
は、浅いウェル領域の電位の最大値（最小値）を任意に
設定する構成に関して記述した。しかし、入力状態（ゲ
ート電位）がＨｉｇｈの状態でスタンバイ状態となった
ときのＮチャネル型のＭＯＳ型トランジスタ側、あるい
は、Ｌｏｗの状態でスタンバイ状態となったときのＰチ
ャネル型のＭＯＳ型トランジスタ側でＰＮ接合順方向電
流が流れ続けることは、実施例１４、１５では解決出来
ていない。
【０２１４】本実施例では、入力値がＨｉｇｈ→Ｌｏｗ
もしくはＬｏｗ→Ｈｉｇｈに変化したときに出力値をＬ
ｏｗ→ＨｉｇｈもしくはＨｉｇｈ→Ｌｏｗに変化させる
期間だけ、ＰＮ接合順方向電流が流れ、スタンバイ状態
では流れない（ＰＮ接合順方向バイアスされない）構成
を説明する。
【０２１５】図２６に示すように、実施例１におけるＭ
ＯＳ型トランジスタ(本実施例においてＮＭＯＳ１とす
る)のゲート電極を、ＮＭＯＳ１と同タイプの第２のＭ
ＯＳ型トランジスタ(本実施例においてＮＭＯＳ２とす
る)のソース及びドレイン領域を介して、ＮＭＯＳ１の
浅いウェル領域と接続し、上記ＮＭＯＳ２のゲート電極
をＮＭＯＳ１のドレインと接続すれば、入力の変化に対
して出力が変化する時のみ、ＰＮ接合順方向電流が流
れ、スタンバイ状態では流れない。
【０２１６】図２７に示すように、ｐチャネルでも全く
同じで、実施例１におけるＭＯＳ型トランジスタ(本実
施例においてＰＭＯＳ１とする)のゲート電極を、ＰＭ
ＯＳ１と同タイプの第２のＭＯＳ型トランジスタ(本実
施例においてＰＭＯＳ２とする)のソース領域、ドレイ
ンを介して、ＰＭＯＳ１の浅いウェル領域と接続し、上
記ＰＭＯＳ２のゲート電極を、ＰＭＯＳ１のドレイン領
域と接続すれば入力の変化に対して出力が変化する時の
みＰＮ接合順方向電流が流れスタンバイ状態では流れな
い。
【０２１７】ｎチャネルトランジスタを例として、動作
原理を説明する。最初ノードＧ（ＮＭＯＳ１のゲート電
位であり入力電位）がＬｏｗ固定でスタンバイ状態にあ
るとする。このときノードＤ（ＮＭＯＳ１のドレイン電
位であり出力電位）は、Ｈｉｇｈ状態であるため、ＮＭ
ＯＳ２は、オン状態であり、ノードｓｐ（浅いウェル領
域の電位）がノードＧと同電位となりＬｏｗ固定となっ
ているため、ノードｓｐ(Ｌｏｗ)−ノードＳ(Ｌｏｗ)間
同電位、ノードｓｐ(Ｌｏｗ)−ノードＤ(Ｈｉｇｈ)間逆
バイアス、ノードｓｐ(Ｌｏｗ)−ノードＶＤｎｗｅｌｌ
(Ｌｏｗまたは、Ｈｉｇｈ)間同電位、または、逆バイア
ス状態となり、ＰＮ接合順方向電流は流れない。ここ
で、ノードＧがＬｏｗからＨｉｇｈに変わり再びスタン
バイ状態になった時を考える。まず、ノードＧがＬｏｗ
からＨｉｇｈに変わった瞬間はノードＤは、Ｈｉｇｈ状
態であるから、ＮＭＯＳ２はオンのままである。そこ
で、ノードｓｐの電位が、ノードＧがＬｏｗからＨｉｇ
ｈに変化するにつれて同じようにＬｏｗからＨｉｇｈに
変化する。ノードＧ及びノードｓｐが同じようにＬｏｗ
からＨｉｇｈに変化するため、ＮＭＯＳ１の動作は、実
施例１と同様の動作となり、ノードＧの電位に従ってダ
イナミックにしきい値が変化する。ここで、ＮＭＯＳ１
がオン状態となるため、ノードＳからノードＤに向け電
子が供給され、ノードＤの電位が次第にＬｏｗに近づ
く。ノードＤの電位がＮＭＯＳ２のしきい値電圧以下に
下がった時点でオフとなり、ノードｓｐは、フローティ
ング状態となり、ノードｓｐに対して電荷の供給源が遮
断され（厳密には、ＮＭＯＳ２のオフ電流分の電荷供給
はある）、スタンバイ状態でＰＮ接合順方向電流が流れ
続けることはない（厳密には、ＮＭＯＳ２のオフ電流分
の電流は流れる）。ノードｓｐがフローティング状態と
なった最初は、ノードＳ（接地）、に対してノードｓｐ
の電位はまだ高く、ＮＭＯＳ１に対する基板バイアス効
果はまだ残る。ノードＳ（接地）、ノードＤ（Ｌｏ
ｗ）、及び深いウェル領域（Ｖdnwellが接地の場合）に
対してフローティング状態のノードｓｐは順方向バイア
スのため、時間経過とともにノードｓｐの電荷が徐々に
抜け、ノードｓｐの電位は、Ｌｏｗ（ＧＮＤ）に近ず
く。
【０２１８】つまり入力（ノードＧ）が、Ｈｉｇｈでス
タンバイ状態であっても、Ｌｏｗでスタンバイ状態にな
ろうともＰＮ接合順方向電流は、流れなくなる。
【０２１９】また、ノードＧの電位がＬｏｗからＨｉｇ
ｈに変わるとき、ノードｓｐの最大電位は、ＮＭＯＳ２
のしきい値電圧をＶthｎ２、ノードＤの電位をＶＤとし
たときに、ＶＤ-Ｖthｎ２となる。つまり、Ｖthｎ２の
設定次第でノードｓｐの最大電位は確定する。
【０２２０】ｐチャネル型でも全く同じ動作原理である
ため、説明は省略する。
【０２２１】（実施例１７）実施例１６では、寄生バイ
ポーラ効果が無視できるほど小さい場合の等価回路に関
して、電源電圧に制限を設けることなく使用する方法に
ついて説明したが、実際には、ベース幅（浅いウェル領
域の深さからソース／ドレイン領域の深さを引いた値）
によるが、ビルトインポテンシャル以上の電源電圧を使
用する場合、バイポーラ電流が支配的になる可能性が高
い。本実施例では、バイポーラを考慮した場合に関して
説明する。バイポーラを考慮した場合の等価回路は、図
２８及び図２９になる。
【０２２２】図２８では、ｎチャネルトランジスタ、及
びｎｐｎ型バイポーラで記述している。図２９では、ｐ
チャネルトランジスタ、及びｐｎｐ型バイポーラで記述
している。ＮＭＯＳ２及びＰＮＯＳ２の役割は、実施例
１６のＮＭＯＳ２及びＰＮＯＳ２と同じであるため基本
動作に関しては省略する。
【０２２３】このように寄生バイポーラトランジスタが
無視できない場合でもスタンバイ状態でベース電流を遮
断出来るような、（実際には、ＮＭＯＳ２及びＰＮＯＳ
２のオフ電流分は流れる）バイポーラトランジスタとＭ
ＯＳ型トランジスタの混合素子を形成することが出来
る。
【０２２４】本実施例をビルトインポテンシャル程度以
下の電源電圧（実際には、ベース電位（浅いウェル領域
の電位）とソース領域、ドレインの電位の差の最大値が
ビルトインポテンシャル以下となるような電源電圧：ベ
ース電位と電源電圧の関係は、ＶＢ=ＶＤ-Ｖth２; Ｖ
Ｂ:ノードｓｐもしくはノードＳｎでのベース電位、Ｖ
Ｄ:ノードＤでの出力電位、 Ｖth2:ＮＭＯＳ２もしくは
ＰＮＯＳ２のしきい値電圧）で使用した場合ＭＯＳ型ト
ランジスタの電流が素子動作に対して支配的となり、ビ
ルトインポテンシャル程度以上の電源電圧（実際には、
ベース電位すなわち、浅いウェル領域の電位）とソース
／ドレイン領域との間の電位差の最大値がビルトインポ
テンシャル以上となるような電源電圧）で使用した場
合、バイポーラ電流が支配的となる。バイポーラ電流が
支配的となる条件で使用するには、深いウェル領域の電
位であるＶdnwell(図２８)或いはＶdpwell(図２９）を
Ｖdnwell=ＧＮＤ、Ｖdpwell=ＶDD（電源電圧）にする必
要がある（つまり深いウェル領域をＮＰＮ３及びＰＮＰ
３のエミッタとして使う）。
【０２２５】以上まとめると、低電源電圧側では、低電
圧で高駆動力なＭＯＳ型トランジスタとなり、高電源電
圧側では、スタンバイ状態でベース電流の流れないバイ
ポーラとなる。
【０２２６】（実施例１８）実施例１４〜１７では、実
施例１、２の素子に関して、電源電圧の制限をなくす構
成及びスタンバイ状態でのＰＮ接合順方向電流を抑制す
る構成を説明した。このような構成が、トランジスタの
追加によって実現できることを等価回路を用いて説明し
た。
【０２２７】図２２（ｃ）のＮＭＯＳ１、図２２（ｄ）
のＰＭＯＳ１、第１５ー１図のＮＭＯＳ１、図２５のＰ
ＭＯＳ１、図２６のＮＭＯＳ１、図２７のＰＭＯＳ１、
図２８のＮＭＯＳ１、図２９のＰＭＯＳ１等の構造は、
実施例１、２で示した様なスイッチング素子の構造であ
って、隣接する浅いウェル領域間の分離は、実施例３の
様な溝型分離構造で分離されていることが望ましい。上
記溝型分離構造を形成することにより、トランジスタの
間隔を縮小することが可能となり、高集積化が可能とな
る。
【０２２８】（実施例１９）実施例１４〜１７では、実
施例１、２の素子において、電源電圧の制限をなくす方
法及び、スタンバイ状態でのＰＮ接合順方向電流を抑制
する方法に関して、トランジスタを追加することにより
可能であることを等価回路を用いて説明した。しかしな
がら、上記説明は、相補型ではなく、ＭＯＳ型トランジ
スタ部がオン状態で常に貫通電流が流れることになる。
特に実施例１６、１７では、ＰＮ接合順方向電流（バイ
ポーラ電流）をスタンバイ状態時に無くしたとしても、
入力Ｈｉｇｈ状態でスタンバイ状態になった時のＮＭＯ
Ｓ型トランジスタ側、もしくは、入力Ｌｏｗ状態でスタ
ンバイ状態になった時のＰＮＯＳ側で貫通電流が流れ続
けるため、低消費電力化には向いていない。そこで本実
施例では、実施例１４〜１７の素子を相補型で形成した
ときに関して説明する。
【０２２９】図３０〜図３３は、実施例１４〜１７の素
子を相補型で形成したときの回路図である。個々のトラ
ンジスタの動作に関しては、実施例１４〜１７で説明し
ているので省略する。
【０２３０】実施例１４、１５の素子を相補型にした場
合、実施例１０の相補型素子に対して電源電圧の制限を
無くすことが可能となる。しかし、実施例１０と同じ課
題がある。つまり、ＰＮ接合順方向電流が、常に流れ続
けることである。スタンバイ状態で入力値は、Ｈｉｇｈ
（電源電圧）もしくは、Ｌｏｗ（ＧＮＤ）に固定されて
おり、Ｐチャネル型のＭＯＳ型トランジスタ側の寄生バ
イポーラ（図３１における、ＰＮＰＴｒ１、 ＰＮＰＴ
ｒ２、 ＰＮＰＴｒ３）もしくは、Ｎチャネル型のＭＯ
Ｓ型トランジスタ側の寄生バイポーラ（図３１におけ
る、ＮＰＮＴｒ１、ＮＰＮＴｒ２、 ＮＰＮＴｒ３）の
どちらか一方が必ずOＮ状態となる。このため、寄生バ
イポーラ電流が流れ続ける。なお、寄生バイポーラ電流
が無視できる状態でも、ＰＮ接合順方向電流（浅いウェ
ル領域とソース領域、ドレイン、及びバイアスによって
は深いウェル領域との間に流れるＰＮ接合順方向電流）
は流れ続ける。このため、設計上の方針として、寄生バ
イポーラの能力を極力小さくし、コレクタ電流がベース
電流とほぼ等しくなる（つまり寄生バイポーラがほぼ無
視できる）ように、浅いウェル領域濃度、深さ、深いウ
ェル領域濃度を設定する。そうして、コレクタ電流＝ベ
ース電流＝ＰＮ接合順方向電流となる条件の下で、実施
例１２で示したように、トランジスタのオフ電流がＰＮ
接合順方向電流と等しくなるようにＭＯＳ型トランジス
タのしきい値電圧を設定すればよい。
【０２３１】実施例１６、１７の素子を相補型にした場
合、実施例１６、１７で説明したようにスタンバイ状態
で寄生バイポーラは、オフとなる（スタンバイ状態でベ
ースはフローティング）。しかし、深いｐウェル領域と
深いｎウェル領域のダイオード接続に対し順方向電流を
防止するためには、深いｐウェル領域と深いｎウェル領
域を同電位（例えば１／２ＶDD:電源電圧の半分）もし
くは、深いｎウェル領域をＶDD、深いｐウェル領域をＧ
ＮＤに固定する必要がある。この場合実施例２で説明し
たように寄生バイポーラＰＮＰＴｒ３、ＮＰＮＴｒ３が
トランジスタの動作を妨げる方向に動作するため、ベー
ス幅を長くし（浅いウェル領域を深くし：ベース幅２０
０ｎｍ以上）、且つベース濃度を薄く（浅いウェル領域
濃度：２×１０17／ｃｍ3以下）して寄生バイポーラト
ランジスタ能力をＭＯＳ型トランジスタの動作に対して
無視できるほど（実施例１の様に）極力低下させれば良
い。
【０２３２】逆に、深いウェル領域の電位に関して、深
いｎウェル領域をＧＮＤ、深いｐウェル領域をＶDD（電
源電圧）に固定した場合、実施例２の表１に記載したと
おり、ＭＯＳ型トランジスタに対しては、寄生バイポー
ラトランジスタがＭＯＳ型トランジスタを助ける方向に
動作するため有効であるが、深いｐウェル領域と深いｎ
ウェル領域のダイオード接続に対し順方向のバイアスと
なるため、いくらスタンバイ状態のバイポーラをオフに
しても、深いウェル領域間で常に順方向電流が流れ続け
ることになるため、実施例１１の様な、以降に示す実施
例２０、２１の回路及び構造にするのが良い。
【０２３３】（実施例２０）実施例１９において、実施
例１６、１７のバイポーラトランジスタを積極的に能動
素子として活用する場合、深いｎウェル領域をＧＮＤ、
深いｐウェル領域をＶDD（電源電圧）に固定すればよい
ことを説明した。つまり、ＮＰＮＴｒ３のバイポーラト
ランジスタの深いウェル領域（ｎ型）をエミッタとし、
エミッタ接地とし、ＰＮＰＴｒ３のバイポーラトランジ
スタの深いウェル領域（Ｐ型）をエミッタとし、エミッ
タを電源電圧とすればよい。この場合、前述したように
深いウェル領域間で常に順方向電流が流れ続けることに
なるため、深いウェル領域間を分離する必要がある。つ
まり、深いウェル領域よりも更に深いウェル領域を形成
し、ｎ型の深いウェル領域はｐ型の更に深いウェル領域
内に、ｐ型の深いウェル領域は、ｎ型の更に深いウェル
領域内に形成し、深いウェル領域と更に深いウェル領域
を同電位にすればよい。このように形成することによっ
て、深いウェル領域間がＰＮ逆方向バイアスとなり、順
方向電流は流れなくなる。図３４にその回路図を示す。
本実施例の相補型素子では、電源電圧に制限はなく、ア
クティブ状態の駆動電流は、ＭＯＳ型トランジスタのド
レイン電流とバイポーラ電流との加算電流となり、且
つ、スタンバイ状態のリークは、ＮＭＯＳ１、ＮＭＯＳ
２、ＰＭＯＳ１、ＰＭＯＳ２のオフ電流のみによって決
まる。
【０２３４】つまり、電源電圧をビルトインポテンシャ
ル付近以下で使用するときは、通常のＣＭＯＳでは、駆
動電流が小さくスピードが遅すぎて使用に耐えられない
がも本実施例によれば、超低消費電力回路を構成するこ
とが可能となる。ビルトインポテンシャル以上で使用す
るなら、消費電力がＣＭＯＳ回路なみでスピードがバイ
ポーラ回路なみの超高速低消費電力回路を構成すること
が可能となる。
【０２３５】（実施例２１）実施例２０のＮＭＯＳ１と
ＰＭＯＳ１の深いウェル領域を分離するためには、実施
例１１に関する図１８に示す構造と同様の構造で、ＮＭ
ＯＳ１とＰＭＯＳ１を形成すればよい。言い換えると、
「深いウェル領域」よりも深く、「更に深いウェル領
域」よりも浅い溝型分離構造で分離すればよい。
【０２３６】（実施例２２）前述したように、浅いウェ
ル領域にたいしてソース／ドレイン領域に順方向バイア
スが印加されるため、浅いウェル領域とソース／ドレイ
ン領域との間にビルトインポテンシャル以上の電界をか
けた場合、好ましくないリーク電流（順方向電流）が浅
いウェル領域とソース／ドレイン領域との間を流れる。
【０２３７】このビルトインポテンシャルの大きさは、
物質によって決まっており、シリコンの場合、室温で
０.９Ｖ前後である。そこで、ＰＮ接合順方向電流を抑
制するためには、ビルトインポテンシャルを大きくすれ
ばよい。その１つの方法としてソース／ドレイン領域と
浅いウェル領域との接合部に、炭素もしくは窒素不純物
を導入させる方法がある。
【０２３８】本実施例では、ソース／ドレイン領域と浅
いウェル領域との接合部に注入投影飛程（Ｒｐセンタ
ー）が位置するような加速エネルギで、１×１０14〜１
×１０16／ｃｍ2程度の不純物イオンを注入した。本イ
オン注入により、接合付近にＳｉ−Ｃ、Ｓｉ−Ｎが形成
され、その結果、ビルトインポテンシャルが高くなる。
【０２３９】（実施例２３）実施例１４〜１７では、実
施例１、２の素子において、電源電圧の制限をなくす方
法及び、スタンバイ状態でのＰＮ接合順方向電流を抑制
する方法に関して、トランジスタを追加することにより
可能であることを等価回路を用いて説明した。また、実
施例１９〜２０では、相補型で構成したときの場合で説
明した。
【０２４０】図３５〜図３６を参照しながら、スタンバ
イ時のリーク電流を抑制する他の構成を持った実施例を
説明する。
【０２４１】本実施例では、図３５〜図３６に示すよう
に、単位回路ブロック（図３５）ごとに、もしくは、単
位回路ブロックの集合体（図３６）ごとに、電源電圧遮
断回路及び／またはＧＮＤ線遮断回路を設けている。回
路ブロックをアクティブ状態にする時のみ、回路ブロッ
クに電源が供給されるようにしている。遮断回路の動作
はスリープ信号によって制御される。こうすることによ
って、スタンバイ時のリークを低減することが可能とな
る。
【０２４２】（実施例２４）本実施例では、溝型分離構
造及びフィールド酸化膜と浅いウェル領域の関係に関し
て説明する。
【０２４３】図３７（ａ）〜（ｄ）は、本実施例の工程
順断面図である。
【０２４４】ここで、２４０１半導体基板、２４０２深
いｎウェル領域、２４０３深いｐウェル領域、２４０４
溝型分離構造、２４０５フィールド酸化膜領域、２４０
６イオン注入保護膜、２４０７フォトレジスト、２４０
８ドナー不純物注入、２４０９フォトレジスト、２４１
０アクセプタ不純物、２４１１浅いｎウェル領域、２４
１２浅いｐウェル領域である。
【０２４５】まず、図３７（ａ）に示すように、半導体
基板２４０１に深いｎウェル領域２４０２、深いｐウェ
ル領域２４０３、溝型分離構造２４０４、フィールド酸
化膜領域２４０５を形成する。ここで、深いｎウェル領
域２４０２、及び深いｐウェル領域２４０３の深さは、
２〜４ｍ程度であり、不純物濃度は、１X１０16／ｃｍ3
〜１x１０１17／ｃｍ3程度に設定している。また、溝型
素子分離構造は、１〜２μｍの深さに形成している。フ
ィールド酸化膜厚は、２００〜６００ｎｍ程度である。
【０２４６】次に、図３７（ｂ）及び（ｃ）に示すよう
に、フォトレジスト２４０７、２４０９をマスクとし
て、イオン注入を行い、ドナー２４０８を深いｐウェル
領域に注入し、アクセプタ２４１０を深いｎウェル領域
に注入する。注入の順番は、どちらからでも良い。この
とき、フォトレジスト２４０７、２４０９に多少位置合
わせズレが起ころうともフィールド酸化膜２４０５によ
って、フィールド酸化膜２４０５下に不純物イオンが注
入されることを防ぐことが可能となる。
【０２４７】次に、図３７（ｄ）に示すように、ドライ
ブアニールを行うことにより、浅いｎウェル領域２４１
１及び浅いｐウェル領域２４１２を形成する。ここで、
浅いｎウェル領域２４１１及び浅いｐウェル領域２４１
２の深さは、溝型分離構造よりも浅く、０.５〜１.０μ
ｍ程度で、その濃度は、５X１０16／ｃｍ3〜１x１０18
／ｃｍ3程度に設定した。
【０２４８】本実施例のように溝型分離構造及びフィー
ルド酸化膜を形成した後に浅いウェル領域を形成するこ
とにより、浅いｎウェル領域と深いｎウェル領域、及
び、浅いｐウェル領域と深いｐウェル領域、をフィール
ド酸化膜によって、自己整合的に分離することが可能と
なる。
【０２４９】ただし、本実施例の製造方法は、実施例４
における図８（ｄ）の様に、ゲート電極と浅いウェル領
域との間りコンタクト領域の回りに、フィールド酸化膜
が延びている構造は、フィールド酸化後にイオン注入を
行うため、適用しにくい。また、適用しても本実施例の
効果は得られない。なぜならば、チャネル領域下の浅い
ウェル領域とゲートー浅いウェル領域間コンタクト領域
下の浅いウェル領域を導通させるためには、フィールド
酸化膜を突き抜けるほどの高エネルギー注入が必要だか
らである。この場合フィールド酸化膜によって、自己整
合的に分離することが不可能となるからである。
【０２５０】（実施例２５）図３８は、本発明による溝
型素子分離構造の断面図である。図３９（ａ）は、図３
８におけるＡ部の拡大図である。
【０２５１】図３９（ｂ）は、溝型分離構造を形成した
従来例を示している。この従来例では、半導体基板２５
１１に溝を形成した後にシリコン酸化膜２５１２で溝を
埋め込み、化学的機械研磨（ＣＭＰ）法により溝部のみ
にシリコン酸化膜２５１２を残している。半導体基板の
活性領域にはゲート絶縁膜２５０５が形成されている。
【０２５２】図３８に示すように、本実施例の溝型素子
分離構造では、溝内壁にシリコン酸化膜２５０２が形成
されているが、シリコン酸化膜２５０２は溝の内部を完
全には埋めていない。溝の内部は多結晶シリコン膜２５
０３で埋め込まれている。半導体２５０１の表面の活性
領域には、薄いゲート絶縁膜２５０５が形成されている
が、不活性領域（フィールド領域）には、比較的に厚い
フィールド酸化膜２５０４が形成されている。このフィ
ールド酸化膜２５０４は、溝の上にも存在している。フ
ィールド酸化膜２５０４は、居所熱酸化によって形成さ
れており、フィールド酸化膜２５０４の端部には、バー
スビーク（bird's beak）が形成される。そのため、本
実施例においては、溝開口部のエッジは尖っていない。
【０２５３】このため、図３９（ａ）に示されるよう
に、溝開口部のエッジ（A'）部で電界集中が起こらず、
エッジ部でのリーク電流の増大を防ぐことが可能とな
る。これに対して、従来のＣＭＰ法で形成された溝型分
離は、図３９（ｂ）に示されるように、溝開口部のエッ
ジ（B）部が尖っている。このため、エッジ（B）部で電
界が集中し、この部分でのリーク電流が増大する。
【０２５４】なお、上記溝型素子分離構造は、図１のし
きい値が動的に変化するトランジスタの分離に有効であ
るばかりではなく、通常のトランジスタの分離にも有効
である。
【０２５５】図５１は、通常のＭＯＳ型トランジスタの
ゲート電極と溝型素子分離構造とがオーバラップする配
置関係を示している。このような配置関係では、トラン
ジスタ特性に影響が出る場合がある。
【０２５６】図５２（ａ）及び（ｂ）は、図５１のＡ−
Ａ線断面図にである。
【０２５７】従来の製造方法では、ゲート絶縁膜の形成
工程の前に行うフッ酸洗浄処理によって、溝エッジ部で
の埋め込み酸化膜がエッチングされやすい。このため、
溝エッジ部にくびれが生じやすい。図５２（ａ）は、こ
のような「くびれ」が生じた様子を示している。溝エッ
ジ部分での電界集中によって、図５３（ａ）に示される
ように、ＭＯＳ型トランジスタのサブスレショルド特性
曲線にキンク（Ｋｉｎｋ）が生じる。
【０２５８】本発明にかかる溝型素子分離構造を採用す
れば、図５２（ｂ）に示すように、溝エッジ部分が丸く
なり、その部分での電界集中が緩和される。このため、
このような溝型素子分離構造を持つＭＯＳ型トランジス
タによれば、図５３（ｂ）に示すようにサブスレショル
ド特性曲線にキンクは生じない。図５３（ａ）及び
（ｂ）は、それぞれ、図５２（ａ）及び（ｂ）のトラン
ジスタにおけるドレイン電流のゲート電圧依存性を示し
ている。なお、図５３の（ａ）及び（ｂ）のグラフは、
ソース電圧を０Ｖ、ドレイン電圧を０．１Ｖとして測定
した結果に基づいて作成されている。
【０２５９】（実施例２６）図４０は、実施例３の半導
体装置を図３８の溝型分離構造を用いて分離するときの
溝型分離構造２６０３と、浅いウェル領域２６０２と深
いウェル領域２６０１の関係を示した断面図である。こ
こで、浅いウェル領域２６０２の濃度は、５×１０16〜
１×１０18／ｃｍ3程度であり、深いウェル領域の濃度
は１x１０16〜×１０17／ｃｍ3程度のため、空乏層幅が
大きくなる（数百ナノメータ程度）。このため、浅いウ
ェル領域２６０２と深いウェル領域２６０１との間に形
成される接合部と溝底部との間の距離ｄが短い場合、隣
接する浅いウェル領域間でパンチスルーが生じるおそれ
がある。このため、溝底部に深いウェル領域と同導電型
の不純物を高い濃度で拡散した領域２６０４を設けるこ
とが好ましい。本実施例では、この領域２６０４の不純
物濃度を１×１０18／ｃｍ3〜１×１０19／ｃｍ3の程度
の範囲内に設定した。
【０２６０】浅いウェル領域と深いウェル領域と溝型分
離構造の関係を説明しているが、これに限るものではな
い。 例えば、浅いウェル領域内に形成された隣接する
トランジスタのソース／ドレイン領域間を分離する場合
にも適用できる。この場合、浅いウエル領域２６０２
は、ソース領／ドレイン領域に置き換わり、深いウェル
領域２６０１は浅いウェル領域に置き換えられる。
【０２６１】（実施例２７）図４１（ａ）〜（ｈ）を参
照しながら、本発明による溝型分離構造の形成工程の実
施例を説明する。
【０２６２】まず、図４１（ａ）に示すように、半導体
基板２７０１にシリコン酸化膜２７０２（本実施例で
は、厚さ１０〜２０ｎｍ）及びシリコン窒化膜２７０３
（本実施例では、厚さ１００〜２００ｎｍ）を順次形成
する。
【０２６３】次に、図４１（ｂ）に示すように、フォト
リソグラフィー及びエッチング技術を用いて、溝型分離
構造を形成すべき領域２７０４に位置するシリコン窒化
膜２７０３及びシリコン酸化膜２７０２を選択的に除去
し、半導体基板２７０１の表面を部分的に露出させる。
露出領域の幅は、本実施例では、０.１〜０.３μｍとす
る。
【０２６４】次に、図４１（ｃ）に示すように、シリコ
ン窒化膜２７０３をマスクとして、シリコン基板２７０
１をエッチングし、半導体基板２７０１に溝２７０５を
形成した後、溝２７０５の内壁を酸化雰囲気により酸化
する。本実施例では、約１〜２μｍの深さの溝を形成し
た後、約１０〜５０ｎｍ程度のシリコン酸化膜２７０６
を溝２７０５内壁に形成した。
【０２６５】次に、図４１（ｄ）に示すように、多結晶
シリコン膜２７０７（本実施例では、２００ｎｍ〜６０
０ｎｍ程度堆積した）を堆積し、溝２７０５を多結晶シ
リコン膜２７０７で埋め込む。
【０２６６】次に、図４１（ｅ）に示すように、多結晶
シリコン膜２７０７をエッチバックし、溝２７０５内の
みに多結晶シリコン膜２７０７を残す。
【０２６７】次に、図４１（ｆ）に示すように、活性領
域（素子形成領域）２７０８以外のフィールド領域２７
０９にフィールド酸化膜を形成するために、活性領域２
７０８以外のシリコン窒化膜２７０３をフォトリソグラ
フィー工程を経てエッチング除去する。このとき溝型分
離構造２７０４上のシリコン窒化膜２７０３は、すでに
無く、フィールド酸化膜を形成するためのフォトリソグ
ラフィー工程の位置合わせマージンは、溝型領域２７０
４の幅だけとることが可能となる。
【０２６８】次に、図４１（ｇ）に示すように、活性領
域２７０８上のシリコン窒化膜２７０３をマスクとして
酸化し、フィールド酸化膜２７１０を形成する。本実施
例では、約２００ｎｍ〜４００ｎｍの酸化膜を形成し
た。この時、シリコン窒化膜２７０３表面も酸化され、
シリコン酸化膜２７１１が形成される。
【０２６９】次に、図４１（ｈ）に示すように、フィー
ルド酸化工程により形成された、シリコン窒化膜２７０
３表面のシリコン酸化膜２７１１及び活性領域上のシリ
コン窒化膜２７０３を除去する。
【０２７０】本実施例により、フィールド酸化膜と溝型
分離の位置合わせズレが無く（溝型分離構造の幅だけ位
置合わせマージンがある）且つ、同時に形成できるた
め、工程簡略化が可能となる。また、溝型分離構造形成
において、最も問題となる溝エッジでのリークに関し、
本方法では、溝エッジ部Ａにバーズビークが形成され、
リーク電流が抑制される。
【０２７１】（実施例２８）図４２（ａ）〜（ｅ）を参
照しながら、本発明による溝型分離構造形成工程の他の
実施例を説明する。
【０２７２】まず、図４２（ａ）に示すように、実施例
２７の第２７図（ｅ）の工程まで同様の方法で形成す
る。ここで、２８０１は半導体基板、２８０２はシリコ
ン酸化膜、２８０３はシリコン窒化膜、２８０４は溝型
分離構造、２８０５は溝、２８０６はシリコン酸化膜、
２８０７は多結晶シリコン膜を示している。
【０２７３】次に、図４２（ｂ）に示すようにシリコン
窒化膜２８０８を堆積する。本実施例では、約１〜５ｎ
ｍの膜厚を堆積した。
【０２７４】次に、図４２（ｃ）に示すように、活性領
域（素子形成領域）２８０９以外のフィールド領域２８
１０にフィールド酸化膜を形成するために、活性領域２
８０９以外のシリコン窒化膜２８０８及び２８０３をフ
ォトリソグラフィー工程を経てエッチング除去する。こ
のとき溝型分離構造２８０４上のシリコン窒化膜２８０
８を溝型分離構造２８０４上に、図に示すように半分程
度残すように加工するのが良い。
【０２７５】次に、図４２（ｄ）に示すように、活性領
域２８０９上のシリコン窒化膜２８０３、２８０８をマ
スクとして酸化し、フィールド酸化膜２８１１を形成す
る。本実施例では、約２００ｎｍ〜４００ｎｍの酸化膜
を形成した。この時、シリコン窒化膜２８０８は非常に
薄いため、すべてシリコン酸化膜２８１２に変化し、更
に、溝２８０５内に埋め込まれた多結晶シリコン膜２８
０７表面も酸化される。
【０２７６】次に、図４２（ｅ）に示すように、シリコ
ン窒化膜２８０３上のシリコン酸化膜２８１２、活性領
域上のシリコン窒化膜２８０３を除去する。
【０２７７】本実施例により、実施例２７と比べ、溝エ
ッジ部Ｂのバーズビークを少なくすることが可能とな
り、設計寸法に近い溝型素子分離幅が得られる。
【０２７８】図４３は、本実施例の溝型分離構造の形成
方法を第３の実施例の素子に適用したものである。図４
４は、第２７の実施例の溝型分離構造の形成方法を第３
の実施例の素子に適用したものである。
【０２７９】ここで、２８００１、２８１０１は半導体
基板、２８００２、２８１０２は深いウェル領域、２８
００３、２８１０３は溝型素子分離構造、２８００４、
２８１０４は浅いウェル領域、２８００５、２８１０５
はゲート電極、２８００６、２８１０６はソース／ドレ
イン領域、２８００７、２８１０７は高融点シリサイド
膜を示している。
【０２８０】本実施例では、溝型分離構造の両側が活性
領域の場合、溝型分離構造の溝を埋め込んでいる多結晶
シリコン膜２８０７の表面は、フィールド酸化工程の前
の状態で薄いシリコン窒化膜２８０８によりカバーされ
ている。このため、フィールド酸化時に多結晶シリコン
膜２８０７が酸化されるのが抑制され、（シリコン窒化
膜２８０８がすべて酸化されシリコン酸化膜２８１２に
変化するまで多結晶シリコン膜２８０７は酸化されな
い）多結晶シリコン膜上のシリコン酸化膜厚ｂは薄くな
り、段差が軽減されゲート多結晶シリコン膜加工時のオ
ーバーエッチング量を軽減させることが可能となる。
【０２８１】また、多結晶シリコン膜の酸化量も少ない
ため、バーズビークも抑制され、設計寸法に近い活性領
域の面積を確保することが可能となる（寸法ａを設計値
に近づけることが出来る）。特に、最小加工寸法が小さ
くなり、ゲート酸化膜が薄くなるほど有利となる。本実
施例は、ゲート幅、溝型分離幅とも設計寸法０.１８μ
ｍであり、溝深さは、１μｍで形成したものである。
【０２８２】第２７の実施例を適用した場合、フィール
ド酸化前の状態では、多結晶シリコン膜が露出している
ため、多結晶シリコン上のシリコン酸化膜厚ｂ'は厚く
なり、段差は大きくなる。また、バーズビークも大きく
なる。しかし、本実施例に対し、第２７の実施例では工
程が簡略である。
【０２８３】（実施例２９）図４７（ａ）〜（ｆ）は、
本発明の請求項３２、３５、３６における溝型分離構造
とフィールド酸化膜の形成における工程順断面図であ
る。
【０２８４】実施例２７、２８において、溝内に多結晶
シリコン膜を埋め込むためにエッチバックを行った。エ
ッチバックは、Ｃｌ2、Ｏ2、ＨＢｒ、及びＳＦ6等のガ
スによりエッチングを行っているが、エッチング残差を
無くすため、オーバーエッチングを行う必要がある。
【０２８５】このとき、オーバーエッチング量が多い場
合には、図４５（ａ）及び（ｂ）（実施例２７の場
合）、図４６（ａ）及び（ｂ）（実施例２８の場合）の
様になり、溝開口部に対して、多結晶シリコン膜が後退
することになる。この状態でフィールド酸化工程を行っ
た場合溝側壁が相当酸化され、図４５（ｂ）（実施例２
７の場合）、図４６（ｂ）（実施例２８の場合）の様な
形状になり、溝型素子分離構造の幅が設計寸法と大きく
異なる上に段差がひどくなり、後のゲート加工の工程の
時に多結晶シリコン膜残りが発生する。ここで、２９１
０１、２９２０１半導体基板、２９１０２、２９１０
４、２９１０６、２９２０２、２９２０４、２９２０７
シリコン酸化膜、２９１０３、２９２０３、２９２０６
シリコン窒化膜、２９１０５、２９２０５多結晶シリコ
ン膜、２９１０７、２９２０８フィールド酸化膜であ
る。オーバーエッチング量にマージンを持たすために
は、図４７（ｄ）のように、高さｄを高くすればよい。
【０２８６】以降に工程順に詳しく説明するまず、図４
７（ａ）に示すように、半導体基板２９０１にシリコン
酸化膜２９０２（本実施例では、１０〜２０ｎｍ）及び
シリコン窒化膜２９０３（本実施例では、１００〜２０
０ｎｍ）、シリコン酸化膜２９０４（本実施例では３０
〜１５０ｎｍ堆積しており、５０〜７０ｎｍの膜厚であ
ればなお良い）、を順次形成する。
【０２８７】次に、図４７（ｂ）に示すように、フォト
リソグラフィー工程を経て、所望の溝型分離構造２９０
５（本実施例では、幅０.１〜０.３μｍ）のシリコン酸
化膜２９０４、シリコン窒化膜２９０３、シリコン酸化
膜２９０２をエッチングする。
【０２８８】次に、図４７（ｃ）に示すように、シリコ
ン窒化膜２９０３をマスクとして、シリコン基板２９０
１をエッチングし、溝型分離構造２９０４に溝２９０６
を形成した後、上記溝２９０６内壁を酸化雰囲気により
酸化する。本実施例では、約１〜２μｍの深さの溝を形
成し、約２０〜１００ｎｍ程度のシリコン酸化膜２９０
７を上記溝２９０５内壁に形成した。
【０２８９】次に、図４７（ｄ）に示すように、多結晶
シリコン膜２９０８（本実施例では、２００ｎｍ〜６０
０ｎｍ程度堆積した）を堆積し、溝２９０６を多結晶シ
リコン膜２９０８で埋め込む。
【０２９０】次に、図４７（ｅ）に示すように、多結晶
シリコン膜２９０８をエッチバックし、溝２９０６内の
みに多結晶シリコン膜２９０８を残す。このとき、シリ
コン酸化膜と多結晶シリコン膜のエッチング選択比にも
よるが、多結晶シリコン膜エッチバック時にシリコン酸
化膜２９０４は薄くなる。
【０２９１】オーバーエッチングの量にもよるが、シリ
コン酸化膜２９０４の膜圧が厚すぎれば、フィールド酸
化後の凸段差が大きくなり、薄すぎれば、フィールド酸
化後の凹段差が大きくなる。エッチバック後の多結晶シ
リコン膜表面の高さは、シリコン基板表面（Ａ）から、
１００ｎｍ上方（Ｂ）程度の範囲内に入ればよい。
【０２９２】次に、図４７（ｆ）に示すように、シリコ
ン窒化膜２９０３表面のシリコン酸化膜２９０４をエッ
チング除去した後、フォトリソグラフィー工程により活
性領域部２９０９をマスクして、フィールド領域２９１
０のシリコン窒化膜２９０３を除去する。後は、第２
９、もしくは第２８の実施例の方法と同様の工程を経て
所望の溝型素子分離構造を形成する。
【０２９３】エッチバックが高精度であり、シリコン酸
化膜２９０４が無くてもエッチバック後の多結晶シリコ
ン膜表面の高さが、シリコン基板表面（Ａ）から、１０
０ｎｍ上方（Ｂ）程度の範囲内に入るのであれば、第２
９、もしくは第２８の実施例の方法を行う方が工程簡略
であるため、なお良い。
【０２９４】（実施例３０）上記説明した本実施例で
は、図４７（ｆ）に示すように、上記シリコン酸化膜２
９０４を全面除去した後フォトリソグラフィー工程を経
てフィールド領域部のシリコン窒化膜２９０３をエッチ
ング除去している。この場合、溝開口部の領域のシリコ
ン酸化膜２９０７もシリコン酸化膜２９０４エッチング
時にエッチングされる。このため、フィールド酸化時に
酸素の拡散がシリコンまで到達時間が早く、結果として
バーズビークが大きくなる。
【０２９５】以上の点に関し、図４８（ａ）〜（ｄ）を
参照しながら詳しく説明する。
【０２９６】実施例２９では、図４８（ａ）に示すよう
に多結晶シリコン膜３０１０６をエッチバックした後、
図４８（ｂ）に示す様に多結晶シリコン膜３０１０４を
全面エッチングしている。このため、溝開口部A領域の
領域のシリコン酸化膜３０１０５もシリコン酸化膜３０
１０４エッチング時にエッチングされ薄くなる。この状
態でフォトリソグラフィー工程を経てフォトレジスト３
０１０７をマスクとしてフィールド領域のシリコン窒化
膜３０１０３をエッチング除去（図４８(ｃ)参照）して
いる。このため、フィールド酸化後の形状は図４８(ｄ)
に示すようにバーズビークがやや大きくなる。
【０２９７】本実施例では、バーズビークを抑える方法
に関し説明する。
【０２９８】実施例２９と同様に、図４９（ａ）に示す
ように、多結晶シリコン膜３０２０６をエッチバックし
た後、図４９（ｂ）に示す様にシリコン酸化膜３０２０
４を残したままフォトレジスト工程を行う。次に、フォ
トレジスト３０２０７をマスクとしてフィールド領域上
のシリコン酸化膜３０２０４、シリコン窒化膜３０２０
３をエッチング除去する。このため、フィールド酸化後
の形状は図４９(ｄ)に示すようにバーズビークが抑えら
れる。ただし、フィールド酸化後にシリコン酸化膜３０
２０８（フィールド酸化工程によりフィールド酸化前の
シリコン酸化膜３０２０４より厚くなっている）を除去
する必要があり、このシリコン酸化膜３０２０８の膜厚
は、実施例２９におけるシリコン酸化膜３０１０８と比
較し厚いため、結果的に、シリコン酸化膜３０２０８及
びシリコン窒化膜３０２０３除去後のフィールド酸化膜
厚は実施例２９と比較し薄くなる。
【０２９９】つまり、本実施例では、実施例２９と比較
し、バーズビークは抑えられるがフィールド酸化膜は薄
くなるというトレードオフの関係にある。
【０３００】（実施例３１）図５０（ａ）〜（ｅ）は、
本発明の請求項３２、３９、４０、４１、４２における
溝型分離構造とフィールド酸化膜の形成における工程順
断面図である。
【０３０１】まず、図５０（ａ）に示すように、半導体
基板３１０１にシリコン酸化膜３１０２（本実施例で
は、１０〜２０ｎｍ）及びシリコン窒化膜３１０３（本
実施例では、１００〜２００ｎｍ）を順次形成する。
【０３０２】次に、図５０（ｂ）に示すように、フォト
リソグラフィー工程を経て、所望の溝型分離構造３１０
４（本実施例では、幅０.１〜０.３μｍ）のシリコン窒
化膜３１０３、シリコン酸化膜３１０２をエッチングす
る。
【０３０３】次に、図５０（ｃ）に示すように、シリコ
ン窒化膜３１０３をマスクとして、シリコン基板３１０
１をエッチングし、溝型分離構造３１０４に溝３１０５
を形成した後、上記溝３１０５内壁を酸化雰囲気により
酸化する。本実施例では、約１〜２μｍの深さの溝を形
成し、１０〜５０ｎｍ程度のシリコン酸化膜３１０６を
上記溝３１０５内壁に形成した。次に化学的気層成長法
（ＣＶＤ法）により、シリコン酸化膜３１０７を堆積す
る。（本実施例では、１０〜７０ｎｍ程度の膜厚のシリ
コン酸化膜を堆積した）次に、図５０（ｄ）に示すよう
に、多結晶シリコン膜３１０８（本実施例では、２００
ｎｍ〜６００ｎｍ程度堆積した）を堆積し、溝３１０５
を多結晶シリコン膜３１０８で埋め込む。
【０３０４】次に、図５０（ｅ）に示すように、多結晶
シリコン膜３１０８をエッチバックし、溝３１０５内の
みに多結晶シリコン膜３１０８を残す。このとき多結晶
シリコン膜のオーバーエッチングにより、シリコン窒化
膜３１０３上のシリコン酸化膜３１０７は薄くなる。
（エッチング選択比にもよるがほとんど無くすことも可
能である）。 後は、実施例２９もしくは、３０と同様
の工程を経て所望の溝型素子分離構造を形成する。
【０３０５】本実施例によれば、溝開口部において、溝
内に埋め込まれた多結晶シリコン膜とシリコン基板まで
の距離をシリコン酸化膜を介してはなすことが可能であ
り、バーズビークを実施例２９、３０と比較して、より
いっそう抑制することが可能となる。
【０３０６】（実施例３２）実施例２６の構造を得るた
めには、実施例２７〜３１の製造方法において、溝内壁
を酸化する工程と、多結晶シリコン膜を堆積し溝内部を
多結晶シリコン膜で埋め込む工程との間に、不純物イオ
ンをイオン注入法によりドープする工程を追加する必要
がある。
【０３０７】本実施例では、溝のアスペクト比にもよる
が、注入角度が垂直方向に対し０度〜１０度程度の範囲
で回転注入を実施した。ドーズ量は、１×１０13〜１×
１０14／ｃｍ2の範囲で行った。
【０３０８】
【発明の効果】以上説明したように、本発明では、以下
の効果が得られる。
【０３０９】請求項１の半導体装置によれば、ＳＯＩ基
板に伴う前述の問題を回避しながら、ダイナミックしき
い値型トランジスタの利点である低い電源電圧での高い
駆動力を達成することができる。
【０３１０】請求項２の半導体装置によれば、１つのス
イッチング素子がダイナミックしきい値型トランジスタ
電流とバイポーラトランジスタ電流の総合電流となるた
め、ＭＯＳ型トランジスタとしての動作しかしない半導
体装置に比較して、更に大きな駆動力を得ることができ
るので、低い電源電圧のもとで非常に高速で動作させる
ことが可能となる。
【０３１１】請求項３の半導体装置によれば、トランジ
スタ素子間の分離領域のサイズを大きくすることなく、
素子間を効率的に分離することが可能となるので、１個
の素子当たりの専有面積を縮小させることができ、集積
度向上と配線容量低減、配線遅延時間低減等の効果が得
られる。
【０３１２】請求項４の半導体装置によれば、ゲート電
極と素子分離領域が重なる領域には、フィールド酸化膜
のバーズビークが存在しているため、溝エッジ部にゲー
ト電極が重なった領域において、溝のエッジ部に起因す
るソース領域／ドレイン間リークを抑制することができ
る。このため、トランジスタのオフ電流を低減すること
ができる。
【０３１３】請求項５及び６の半導体装置によれば、金
属シリサイド膜もしくは金属膜を介して、ｐ型半導体と
ｎ型半導体とが接続される。このため、確実にオーミッ
ク接続を行うことが可能となり、遅延時間無く、ゲート
電極の電位を浅いウェル領域に伝達することが可能とな
る。遅延時間無く、しきい値をダイナミックに変化させ
ることができる。
【０３１４】請求項７の半導体装置の製造方法によれ
ば、公知のサリサイド化工程に対して、ゲート／浅いウ
ェル領域間コンタクト孔を形成する工程を追加するだけ
で、サリサイド化と同時に、ゲート／浅いウェル領域間
のオーミックコンタクトを形成することが可能となる。
【０３１５】請求項８の半導体装置によれば、金属シリ
サイド膜と浅いウェル領域の接触界面領域の不純物濃度
を高めることが可能となり、オーミックコンタクトを形
成することが可能となる。
【０３１６】請求項９の半導体装置によれば、低消費電
力化の回路を構成しやすくなるという効果がある。
【０３１７】請求項１０の半導体装置によれば、深いウ
ェル領域間は、溝型分離構造により分離され、直接接触
することはない。更に深いウェル領域の電位を深いウェ
ル領域と同一にしておけば、Ｎ型の深いウェル領域を包
み込むように構成されたＰ型の更に深いウェル領域は、
ＧＮＤに接地され、Ｐ型の深いウェル領域を包み込むよ
うに構成されたＮ型の更に深いウェル領域は、電源電圧
に固定される。このため、深いウェル領域間がＰＮ逆バ
イアス状態となり、素子の動作とは無関なＰＮ接合順方
向電流が流れることが無くなる。
【０３１８】請求項１１の半導体装置によれば、ＰＮ接
合順方向電流を極力少なくすることができ、駆動電流と
無関係なリーク電流を抑制することが可能となり、低消
費電力化に効果がある。
【０３１９】請求項１２の半導体装置の製造方法によれ
ば、浅いウェル領域に不純物濃度の高い領域を形成する
ためのイオン注入が、相補型素子の他方のソース／ドレ
イン領域を形成するためのイオン注入と同時に行われる
ため、製造工程が簡略化される。
【０３２０】請求項１３の半導体装置によれば、浅いウ
ェル領域とソース／ドレイン領域との間の電位差を、電
源電圧に関わらず、最高でもｐｎ接合のビルトインポテ
ンシャルよりも低い任意の大きさに設定することができ
る。
【０３２１】請求項１４の半導体装置では、電源電圧を
任意に設定できる。例えば、入力値がＨｉｇｈ→Ｌｏｗ
もしくはＬｏｗ→Ｈｉｇｈに変化したときに、出力値を
Ｌｏｗ→ＨｉｇｈもしくはＨｉｇｈ→Ｌｏｗに変化させ
る期間だけベース電流が流れ、スタンバイ状態では流れ
なくすることが可能となる。動作状態の時のみバイポー
ラ電流が流れ、スタンバイ状態では、バイポーラ電流
（ベース電流）をカットすることが可能となるため、低
電源電圧で本素子を動作させた場合非常に高駆動力なＭ
ＯＳ型トランジスタとバイポーラ電流の加算電流による
低電源電圧にしては非常に高駆動力な素子を実現するこ
とができる。このため、高い電源電圧で本素子を動作さ
せた場合バイポーラ電流に対して、ＭＯＳ型トランジス
タの電流が桁落ちに小さくなるため、スタンバイ状態で
ベース電流の流れ無い低消費電力バイポーラ素子を実現
できる。
【０３２２】請求項１５の半導体装置によれば、電源電
圧をビルトインポテンシャル付近以下で使用するとき、
超低消費電力回路を構成することが可能となり（通常の
ＣＭＯＳでは、駆動電流が小さくスピードが遅すぎて使
用に耐えられない）、ビルトインポテンシャル以上で使
用するなら、消費電力がＣＭＯＳ回路なみでスピードが
バイポーラ回路なみの超高速低消費電力回路を構成する
ことが可能となる。
【０３２３】請求項１６の半導体装置によれば、ビルト
インポテンシャルの値を高めることとによって、ＰＮ接
合順方向電流を更に抑制することができるため、消費電
力を更に低減することができる。
【０３２４】請求項１７及び１８の半導体装置によれ
ば、スタンバイ時の供給電源を遮断することができるの
で、消費電力を更に低減することができる。
【０３２５】請求項１９の半導体装置によれば、溝型分
離構造及びフィールド酸化膜を形成した後に、浅いウェ
ル領域を形成するため、フィールド酸化膜の直下に浅い
ウェル領域を自己整合的に形成しないようにすることが
可能となる。このため、特に相補型素子において、浅い
ｎウェル領域と深いｎウェル領域、及び、浅いｐウェル
領域と深いｐウェル領域をフィールド酸化膜によって、
自己整合的に分離することが可能となる。このため、位
置合わせを高精度に行わなくても確実にウェル領域間を
分離できる。
【０３２６】請求項２０の半導体装置によれば、溝型素
子分離構造において、溝開口部のエッジにはバーズビー
クが存在し、エッジが尖っていないため、溝開口部のエ
ッジにおける電界集中を緩和することが可能となる。こ
のため、溝エッジ部にゲート電極が重なった領域におい
て、溝のエッジ部に起因するソース領域／ドレイン間リ
ークを抑制することができ、トランジスタのオフ電流を
軽減させることが可能となる。
【０３２７】請求項２１及び２２によれば、溝により分
離されるべき半導体層の空乏層が、溝底部まで延びるの
を防ぐことが可能となるため、該半導体層間を確実に分
離することができる。
【０３２８】請求項２３から２６の半導体装置の製造方
法によれば、溝開口部のエッジにおける電界集中を緩和
され、トランジスタのオフ電流の軽減された半導体装置
を製造することが容易にできる。
【０３２９】請求項２７の半導体装置の製造方法によれ
ば、半導体基板のフィールド領域にフィールド酸化膜を
形成するための耐酸化マスクに関して、溝型分離構造の
幅だけ位置合わせマージンがある。このため、フィール
ド酸化膜と溝分離構造との間の位置合わせズレが生じな
い。また、そのような耐酸化マスクを用いれば、フィー
ルド酸化膜を熱酸化で形成する際に、溝内に埋め込まれ
た多結晶シリコン膜の上部を同時に酸化して溝型素子分
離構造を完成することができるので、製造工程が簡略化
される。更に、溝エッジ部にバーズビークが形成される
結果、溝型分離構造において最も問題となる溝エッジで
のリークが低減される。
【０３３０】請求項２８及び２９の半導体装置の製造方
法によれば、第２のシリコン窒化膜に存在によって、溝
型分離構造の上部に形成されるフィールド酸化膜が薄く
なり、バーズビークの成長が抑制される。その結果、設
計寸法に近い活性領域の面積を確保することが可能とな
り、表面段差の程度も低減される。
【０３３１】請求項３０及び３１の半導体装置の製造方
法によれば、溝形成のためのエッチングマスクの最表面
に第２のシリコン酸化膜が設けられるため、多結晶シリ
コン膜をエッチバックする工程で、溝内の多結晶シリコ
ン膜をエッチングしすぎることが防止され、埋め込み形
状の制御性が向上する。また、フィールド酸化膜形成の
ための熱酸化によって溝側壁が酸化されすぎることがな
い。
【０３３２】請求項３２の半導体装置の製造方法によれ
ば、フィールド領域上のシリコン窒化膜が除去された
後、溝の活性領域側のエッジ部を覆うように第２のシリ
コン窒化膜が残存するため、そのエッジ部に厚すぎるバ
ーズビークは形成されない。
【０３３３】請求項３３の半導体装置の製造方法によれ
ば、第２のシリコン酸化膜が耐酸化マスクの最表面に残
存するため、溝の活性領域側のエッジ部に厚すぎるバー
ズビークは形成されない。
【０３３４】請求項３４、３６及び３７の半導体装置の
製造方法によれば、第２のシリコン窒化膜に存在によっ
て、溝型分離構造の上部に形成されるフィールド酸化膜
が薄くなり、バーズビークの成長が抑制される。
【０３３５】請求項３５、３８から３９の半導体装置の
製造方法によれば、第２のシリコン膜を覆うように第３
のシリコン膜を堆積することによって、溝開口部のエッ
ジ部におけるバーズビークの成長を抑えることが可能と
なる。
【０３３６】請求項４０の半導体装置の製造方法によれ
ば、溝型素子分離構造の溝底部に不純物イオンを注入す
ることによって、分離の機能を更に高めることができ
る。
【０３３７】請求項４１の電界効果型トランジスタ素子
によれば、ＳＯＩ基板に伴う前述の問題を回避しなが
ら、ダイナミックしきい値型トランジスタの利点である
低い電源電圧での高い駆動力を達成することができる。
【図面の簡単な説明】
【図１】（ａ）は実施例１の平面図、（ｂ）、（ｃ）及
び（ｄ）は、それぞれ、（ａ）のｂ−ｂ’線、ｃ−ｃ’
線、ｄ−ｄ’線断面図。
【図２】（ａ）は実施例１の改良例の平面図、（ｂ）、
（ｃ）及び（ｄ）は、それぞれ、（ａ）のｂ−ｂ’線、
ｃ−ｃ’線、ｄ−ｄ’線断面図。
【図３】ＭＯＳ型トランジスタの浅いウェル領域の電位
を変化させた時のゲート電圧とドレイン電流の関係を示
すグラフ。
【図４】実施例１のＭＯＳ型トランジスタにおけるゲー
ト電圧と駆動電流（ドレイン電流）との関係を示すグラ
フ。
【図５】実施例２の半導体素子における各部の接続関係
と、その素子内部の寄生バイポーラトランジスタを示す
模式図。
【図６】（ａ）は実施例３の平面図、（ｂ）、（ｃ）及
び（ｄ）は、それぞれ、（ａ）のｂ−ｂ’線、ｃ−ｃ’
線、ｄ−ｄ’線断面図。
【図７】（ａ）は実施例３の改良例の平面図、（ｂ）、
（ｃ）及び（ｄ）は、それぞれ、（ａ）のｂ−ｂ’線、
ｃ−ｃ’線、ｄ−ｄ’線断面図。
【図８】（ａ）は実施例４の平面図、（ｂ）、（ｃ）及
び（ｄ）は、それぞれ、（ａ）のｂ−ｂ’線、ｃ−ｃ’
線、ｄ−ｄ’線断面図。
【図９】（ａ）は、実施例５のオ−ミックコンタクト構
造の模式図、（ｂ）から（ｅ）は、実施例５のオーミッ
クコンタクト構造の応用例であり、素子分離領域を組み
合わせたものを示す断面図。
【図１０】実施例６のオーミックコンタクト構造の模式
図。
【図１１】（ａ）から（ｆ）は、実施例６のオーミック
コンタクト構造の応用例を示す断面図。
【図１２】（ａ）〜（ｅ）は、実施例７の工程順断面
図。
【図１３】（ａ）〜（ｅ）は、実施例８の工程順断面
図。
【図１４】（ａ）〜（ｃ）は、図１３の工程に続く実施
例８の工程順断面図。
【図１５】（ａ）から（ｆ）は、実施例９の工程順断面
図。
【図１６】実施例１０の素子の構造の断面図。
【図１７】実施例１０の素子の回路図。
【図１８】実施例１１の素子の構造の断面図。
【図１９】実施例１１の素子の回路図。
【図２０】実施例１２の素子の電源電圧に対するバイポ
ーラ電流及びＭＯＳ型トランジスタのドレイン電流とベ
ース電圧及びゲート電圧の関係。
【図２１】（ａ）及び（ｂ）は、実施例１３のコンタク
ト形成用マスクとソース／ドレイン注入用マスクを兼用
したマスクのレイアウト平面図。
【図２２】（ａ）及び（ｂ）は、実施例１４のなかで、
実施例１に関する等価回路を説明するための図、（ｃ）
及び（ｄ）は、実施例１４の素子の回路図。
【図２３】（ａ）及び（ｂ）は、実施例１４の素子を構
成するトランジスタであるＴｒｎ１とＴｒｐ１のゲート
電圧に対する浅いｐウェル領域の電位（Ｖspwell）及び
浅いｎウェル領域の電位（Ｖsnwell）の関係を示すグラ
フ。
【図２４】実施例１５の素子の回路図。
【図２５】実施例１５の素子の他の回路図。
【図２６】実施例１６の素子の回路図。
【図２７】実施例１６の素子の他の回路図。
【図２８】実施例１７の素子の回路図。
【図２９】実施例１７の素子の他の回路図。
【図３０】実施例１９の素子の回路図。
【図３１】実施例１９の素子の他の回路図。
【図３２】実施例１９の素子の他の回路図。
【図３３】実施例１９の素子の他の回路図。
【図３４】実施例２０の素子の回路図。
【図３５】実施例２３の回路ブロックの構成図。
【図３６】実施例２３の回路ブロックの他の構成図。
【図３７】（ａ）〜（ｄ）は、実施例２４の素子の工程
順断面図。
【図３８】実施例２５の溝型素子分離構造の断面図。
【図３９】（ａ）は、図３８におけるＡ部の拡大図、
（ｂ）は、従来の溝型素子分離構造の断面図。
【図４０】実施例２６の溝型素子分離構造の断面図。
【図４１】（ａ）〜（ｈ）は、実施例２７の溝型分離構
造とフィールド酸化膜の形成における工程順断面図。
【図４２】（ａ）〜（ｅ）は、実施例２８の溝型分離構
造とフィールド酸化膜の形成における工程順断面図。
【図４３】実施例２８の溝型分離構造の形成方法を第３
の実施例の素子に適用した断面図。
【図４４】実施例２８の説明の中で実施例２８の方法と
比較するために、実施例２７の溝型分離構造の形成方法
を第３の実施例の素子に適用した断面図。
【図４５】（ａ）は、実施例２９の説明の中で引用し
た、実施例２７、２８の方法によるフィ−ルド酸化前の
工程での断面図、（ｂ）は、実施例２９の説明の中で引
用した、実施例２７、２８の方法によるフィールド酸化
後の工程での断面図。
【図４６】（ａ）は、実施例２９の説明の中で引用し
た、実施例２７、２８の方法によるフィ−ルド酸化前の
工程での断面図、（ｂ）は、実施例２９の説明の中で引
用した、実施例２７、２８の方法によるフィールド酸化
後の工程での断面図。
【図４７】（ａ）〜（ｆ）は、実施例２９の溝型分離構
造とフィ−ルド酸化膜の形成における工程順断面図。
【図４８】（ａ）〜（ｄ）は、実施例３０の工程順断面
図。
【図４９】（ａ）〜（ｄ）は、図４８の（ａ）〜（ｄ）
に対応する実施例２９の製造方法による工程順断面図。
【図５０】（ａ）〜（ｅ）は、実施例３１の溝型分離構
造とフィールド酸化膜の形成における工程順断面図であ
る。
【図５１】通常のＭＯＳ型トランジスタのゲート電極と
溝型素子分離構造とがオーバラップする配置関係を示す
平面図。
【図５２】（ａ）は、溝型素子分離構造が従来の場合に
おける図５１のＡ−Ａ’線断面図、（ｂ）は溝型素子分
離構造が本発明に係る場合における図５１のＡ−Ａ’線
断面図。
【図５３】（ａ）は、溝型素子分離構造が従来の場合に
おけるトランジスタ特性を示すグラフ、（ｂ）は溝型素
子分離構造が本発明に係る場合におけるトランジスタ特
性を示すグラフ。
【図５４】従来のダイナミックしきい値型ＭＯＳトラン
ジスタを示す図。
【符号の説明】
１０１、１０１’、３０１、３０１’、４０１ 半導体
基板 １０２、１０２’、３０２、３０２’、４０２ 深いウ
ェル領域 １０３、１０３’、３０３、３０３’、４０３ 浅いウ
ェル領域 １０４、１０４’、３０４、３０４’、４０４ フィー
ルド絶縁膜 １０５、１０５’、３０５、３０５’、４０５ ゲート
絶縁膜 １０６、１０６’、３０６、３０６’、４０６ ゲート
電極 １０７、１０７’、３０７、３０７’、４０７ ソース
領域／ドレイン領域 １０８、１０８’、３０８、３０８’、４０８ コンタ
クト孔 ３０４１、４０４１ フィールド絶縁膜 ５１、５１０、５１１、５１２、５１３ 深いウェル領
域 ５２、５２０、５２１、５２２、５２３ 浅いウェル領
域 ５３、５３０、５３１、５３２、５３３ ゲート酸化膜 ５４、５４０、５４１、５４２、５４３ ゲート電極 ５５、５５０、５５１、５５２、５５３ ゲート電極側
壁酸化膜 ５６、５６０、５６１、５６２、５６３ 金属シリサイ
ド膜 ５７、５７０、５７１、５７２、５７３ 不純物濃度の
高い浅いウェル領域と同導電型の領域 ５８０、５９２、５９３ フィールド酸化膜 ５８１、５８２、５８３ 溝型分離構造 ６２１、６３１、６４１、６５１、６６１、６７１ 深
いウェル領域 ６２２、６３２、６４２、６５２、６６２、６７２ 浅
いウェル領域 ６２３、６３３、６４３、６５３、６６３、６７３ ゲ
ート酸化膜 ６２４、６３４、６４４、６５４、６６４、６７４ 多
結晶シリコン膜 ６２４１、６３４１、６４４１、６５４１、６６４１、
６７４１ チタンシリサイド膜 ６２５、６３５、６４５、６５５、６６５、６７５ ゲ
ート電極側壁酸化膜 ６２６、６３６、６４６、６５６、６６６、６７６ 層
間絶縁膜 ６２８、６３８、６４８、６５８、６６８、６７８ コ
ンタクト孔 ６２９ Ａｌ-Ｃｕ(０.５％)配線 ６２９１ アルミアロイスパイク ６３９１、６４９１、６５９１、６６９１、６７９１
チタン膜 ６３９１１、６４９１１、６５９１１、６６９１１、６
７９１１ チタンシリサイド膜 ６３９２、６４９２、６５９２、６６９２、６７９２
窒化チタン膜 ６３９３、６４９３、６５９３、６６９３、６７９３
Ａｌ-Ｓｉ(１%)-Ｃｕ(０.５％)配線 ６４００、６６０１、６７０１ フィールド酸化膜 ６５００、６６００、６７００ 溝型分離構造
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松岡 俊匡 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内

Claims (41)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 該半導体基板内に形成された第１導電型の深いウェル領
    域と、 該深いウェル領域内に形成された、複数の第２導電型の
    浅いウェル領域と、 該複数の浅いウェル領域内にそれぞれ形成された第１導
    電型のソース領域及びドレイン領域と、 該ソース領域及び該ドレイン領域の間に形成されたチャ
    ネル領域と、 該チャネル領域上に形成されたゲート絶縁膜と、 該ゲート絶縁膜上に形成されたゲート電極と、を備えた
    半導体装置であって、 該ゲート電極が対応する該浅いウェル領域と電気的に接
    続されており、 該浅いウェル領域は、隣接する他の浅いウェル領域から
    電気的に分離されている、半導体装置。
  2. 【請求項２】 半導体基板と、 該半導体基板内に形成され、バイポーラトランジスタの
    エミッタ又はコレクタとして機能し得る第１導電型の深
    いウェル領域と、 該深いウェル領域内に形成され、該バイポーラトランジ
    スタのベースとして機能し得る第２導電型の浅いウェル
    領域と、 該浅いウェル領域内に形成され、該バイポーラトランジ
    スタのコレクタ又はエミッタとして機能し得る第１導電
    型のソース領域及びドレイン領域と、 該ソース領域及び該ドレイン領域の間に形成されたチャ
    ネル領域と、 該チャネル領域上に形成されたゲート絶縁膜と、 該ゲート絶縁膜上に形成されたゲート電極と、を備え、 該ゲート電極は該浅いウェル領域と電気的に接続され、
    ＭＯＳ型トランジスタ動作及びバイポーラトランジスタ
    動作の複合動作によって動作する半導体装置。
  3. 【請求項３】 隣接する浅いウェル領域は、該浅いウェ
    ル領域よりも深く、前記深いウェル領域よりも浅い溝型
    素子分離構造によって電気的に分離されている請求項１
    または２に記載の半導体装置。
  4. 【請求項４】 前記溝型素子分離構造に囲まれた領域の
    一部を覆うようにフィールド酸化膜が形成されており、 前記ゲート電極と前記浅いウェル領域とを電気的に接続
    するためのコンタクト領域が、該フィールド酸化膜によ
    って囲まれている請求項３に記載の半導体装置。
  5. 【請求項５】 前記ゲート電極は、前記ゲート絶縁膜上
    に形成された多結晶シリコン膜と、該多結晶シリコン膜
    上に形成された金属シリサイド膜とを含んでおり、 該金属シリサイド膜は、該浅いウェル領域のコンタクト
    部を介して、該浅いウェルに電気的に接続されたてお
    り、該コンタクト部には、該浅いウェル領域の導電型と
    同じ導電型の不純物が該浅いウェル領域の他の部分の不
    純物濃度よりも高い不純物濃度で拡散された高濃度不純
    物拡散領域が形成されており、該高濃度不純物拡散領域
    を介して該金属シリサイド膜と該浅いウェル領域とがオ
    ーミック接触している請求項１から４の何れかに記載の
    半導体装置。
  6. 【請求項６】 前記半導体基板上に設けられた層間絶縁
    膜と、該層間絶縁膜上に設けられた上部配線とを備えて
    おり、該層間絶縁膜には、前記ゲート電極及び前記ゲー
    ト酸化膜を貫通して前記浅いウェル領域のコンタクト部
    に達するコンタクト孔が形成されており、 該コンタクト部には、該浅いウェル領域の導電型と同じ
    導電型の不純物が該浅いウェル領域の他の部分の不純物
    濃度よりも高い不純物濃度で拡散された高濃度不純物拡
    散領域が形成されており、該コンタクト孔の底部におい
    て、該高濃度不純物拡散領域を介して該上部配線と該浅
    いウェル領域とがオーミック接続され、 該コンタクト孔の側壁部において、該ゲート電極と該上
    部配線とがオーミック接続されており、請求項１から４
    の何れかに記載の半導体装置。
  7. 【請求項７】 半導体基板と、該半導体基板内に形成さ
    れた第１導電型の深いウェル領域と、該深いウェル領域
    内に形成された、複数の第２導電型の浅いウェル領域
    と、該複数の浅いウェル領域内にそれぞれ形成された第
    １導電型のソース領域及びドレイン領域と、該ソース領
    域及び該ドレイン領域の間に形成されたチャネル領域
    と、該チャネル領域上に形成されたゲート絶縁膜と、該
    ゲート絶縁膜上に形成されたゲート電極とを備え、該ゲ
    ート電極が対応する該浅いウェル領域と電気的に接続さ
    れており、該浅いウェル領域が隣接する他の浅いウェル
    領域から電気的に分離されている半導体装置の製造方法
    であって、 該ゲート電極の側壁にサイドウォールスペーサーを形成
    する工程と、 該浅いウェル領域と該ゲート電極とを接続するコンタク
    ト領域において、該浅いウェル領域の表面を部分的に露
    出させるコンタクト孔を、該ゲート電極中に形成する工
    程と、 該ゲート電極、及び該コタンクト孔によって部分的に露
    出している該浅いウェル領域の該コンタクト領域を覆う
    ように、高融点金属膜を堆積する工程と、 該高融点金属膜の一部をシリサイド化し、該ゲート電極
    及び該コンタクト領域に、自己整合的に、高融点金属シ
    リサイド膜を形成する工程と、を包含する半導体装置の
    製造方法。
  8. 【請求項８】 高融点金属シリサイド膜を形成する工程
    の前又は後に、イオン注入法により、前記浅いウェル領
    域の導電型と同じ導電型の不純物イオンを、前記コンタ
    クト孔を通して、前記ウェル領域に注入し、それによっ
    て、高濃度拡散層を形成する工程を包含する、請求項７
    に記載の半導体装置の製造方法。
  9. 【請求項９】 半導体基板と、 該半導体基板内に形成された深いｎ型ウェル領域と、 該半導体基板内に形成された深いｐ型ウェル領域と、 該深いｎウェル領域内に形成された、浅いｐ型ウェル領
    域と、 該深いｐウェル領域内に形成された、浅いｎ型ウェル領
    域と、 該浅いｐ型ウェル領域に形成されたｎチャネル型のＭＯ
    Ｓ型トランジスタと、 該浅いｎ型ウェル領域に形成されたｐチャネル型のＭＯ
    Ｓ型トランジスタと、を備えた半導体装置であって、 該ｎチャネル型のＭＯＳ型トランジスタは、 該浅いｐ型ウェル領域内に形成されたｎ型ソース領域及
    びドレイン領域と、該ｎ型ソース領域及びドレイン領域
    の間に形成されたチャネル領域と、該チャネル領域上に
    形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成さ
    れたｎ型ゲート電極とを備え、 該ｐチャネル型のＭＯＳ型トランジスタは、 該浅いｎ型ウェル領域内に形成されたｐ型ソース領域及
    びドレイン領域と、該ｐ型ソース領域及びドレイン領域
    の間に形成されたチャネル領域と、該チャネル領域上に
    形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成さ
    れたｐ型ゲート電極とを備え、 該ｎゲート電極は該浅いｐウェル領域と電気的に接続さ
    れており、該ｐ型ゲート電極は該浅いｎ型ウェル領域と
    電気的に接続されている、半導体装置。
  10. 【請求項１０】 前記深いｐ型ウェル領域をとり囲み、
    該深いｐ型ウェル領域よりも更に深い第２のｎ型ウェル
    領域と、 前記深いｎ型ウェル領域をとり囲み、該深いｎ型ウェル
    領域よりも更に深い第２のｐ型ウェル領域と、 該第２のｎ型ウエル領域と該第２のｐ型ウェル領域とを
    分離する溝型分離構造と、を備えている請求項９に記載
    の半導体装置。
  11. 【請求項１１】 動作時において、前記浅いウェル領域
    と前記ソース領域との間に形成される電位差、及び該浅
    いウェル領域と前記ドレイン領域との間に形成される電
    位差は、何れも、該半導体装置内のｐｎ接合のビルトイ
    ンポテンシャルよりも小さく設定される、請求項１〜６
    及び９〜１０の何れかに記載の半導体装置。
  12. 【請求項１２】 上記請求項９〜１０の何れかに記載の
    半導体装置を製造する方法であって、 前記ｎ型及びｐ型ゲート電極の側壁にサイドウォールス
    ペーサーを形成する工程と、 該浅いｐ型ウェル領域と該ｎゲート電極とを接続する第
    １コンタクト領域において、該浅いｐ型ウェル領域の表
    面を部分的に露出させる第１コンタクト孔を、該ｎゲー
    ト電極中に形成し、該浅いｎウェル領域と該ｐゲート電
    極とを接続する第２コンタクト領域において、該浅いｎ
    ウェル領域の表面を部分的に露出させる第２コンタクト
    孔を、該ｐゲート電極中に形成する工程と、 該ｎ型及びｐ型ゲート電極、ならびに該浅いｐ型及びｎ
    型ウェル領域の該第１及び第２コンタクト領域を覆うよ
    うに、高融点金属膜を堆積する工程と、 該高融点金属膜の一部をシリサイド化し、該ｎ型及びｐ
    型ゲート電極ならびに該第１及び第２コンタクト領域
    に、自己整合的に、高融点金属シリサイド膜を形成する
    工程と、を包含し、 前記ｐ型ソース領域及びドレイン領域を形成するための
    ｐ型不純物イオンを注入するに際して、該ｐ型不純物イ
    オンを該第１コンタクト領域にも注入し、前記ｎ型ソー
    ス領域及びドレイン領域を形成するためのｎ型不純物イ
    オンを注入するに際して、該ｎ型不純物イオンを該第２
    コンタクト領域にも注入する、半導体装置の製造方法。
  13. 【請求項１３】 前記ゲート電極は、他のＭＯＳ型トラ
    ンジスタのソース領域とドレイン領域とを介して、前記
    浅いウェル領域に電気的に接続されており、該他のＭＯ
    Ｓ型トランジスタのゲート電極には一定電圧が印可され
    ている、請求項１又は２に記載の半導体装置。
  14. 【請求項１４】 前記ゲート電極は、他のＭＯＳ型トラ
    ンジスタのソース／ドレイン領域を介して、前記浅いウ
    ェル領域に電気的に接続されており、前記ドレイン領域
    は、該他のＭＯＳ型トランジスタのゲート電極に接続さ
    れて いる、請求項１又は２の何れかに記載の半導体装置。
  15. 【請求項１５】 半導体基板と、 該半導体基板内に形成され、ＮＰＮ型バイポーラトラン
    ジスタのエミッタ又はコレクタとして機能し得るＮ型の
    深いウェル領域と、 該Ｎ型の深いウェル領域内に形成され、該ＮＰＮ型バイ
    ポーラトランジスタのベースとして機能し得るＰ型の浅
    いウェル領域と、 該Ｐ型の浅いウェル領域内に形成され、該ＮＰＮ型バイ
    ポーラトランジスタのコレクタ又はエミッタとして機能
    し得るＮ型のソース領域及びドレイン領域と、 該Ｎ型のソース領域及び該ドレイン領域の間に形成され
    たチャネル領域と、 該チャネル領域上に形成されたゲート絶縁膜と、 該ゲート絶縁膜上に形成されたＮ型のゲート電極と、を
    備え、 該Ｎ型のゲート電極は該Ｐ型の浅いウェル領域と電気的
    に接続され、ＭＯＳ型トランジスタ動作及びバイポーラ
    トランジスタ動作の複合動作によって動作し、 該半導体基板内に形成され、ＰＮＰ型バイポーラトラン
    ジスタのエミッタ又はコレクタとして機能し得るＰ型の
    深いウェル領域と、 該Ｐ型の深いウェル領域内に形成され、該ＰＮＰ型バイ
    ポーラトランジスタのベースとして機能し得るＮ型の浅
    いウェル領域と、 該Ｎ型の浅いウェル領域内に形成され、該ＰＮＰ型バイ
    ポーラトランジスタのコレクタ又はエミッタとして機能
    し得るＰ型のソース領域及びドレイン領域と、 該Ｐ型のソース領域及び該ドレイン領域の間に形成され
    たチャネル領域と、 該チャネル領域上に形成されたゲート絶縁膜と、 該ゲート絶縁膜上に形成されたＰ型のゲート電極と、を
    備え、 該Ｎ型のゲート電極は、他のＭＯＳ型トランジスタのソ
    ース／ドレイン領域を介して、該Ｐ型の浅いウェル領域
    に電気的に接続されており、該Ｎ型のドレイン領域は、
    該他のＭＯＳ型トランジスタのゲート電極に電気的に接
    続されており、該Ｐ型のゲート電極は、更に他のＭＯＳ
    型トランジスタのソース／ドレイン領域を介して、該Ｎ
    型の浅いウェル領域に電気的に接続され、該Ｐ型のドレ
    イン領域は、該更に他のＭＯＳ型トランジスタのゲート
    電極に電気的に接続され、 該深いＮ型のウェル領域を含み、該Ｎ型のウェル領域よ
    りも更に深いＰ型のウェルと、該深いＰ型のウェル領域
    を含み、該Ｐ型のウェル領域よりも更に深いＮ型のウェ
    ル領域を備えており、該Ｎ型の深いウェル領域と該Ｐ型
    の更に深いウェル領域とは、同電位に固定され、該Ｐ型
    の深いウェル領域と該Ｎ型の更に深いウェル領域とが同
    電位に固定されている半導体装置。
  16. 【請求項１６】 前記ソース領域及びドレイン領域と前
    記浅いウェル領域との接合部に窒素イオンまたは炭素イ
    オンがドープされている請求項１〜６、９〜１０、１３
    〜１５の何れかに記載の半導体装置。
  17. 【請求項１７】 請求項１〜６、９〜１０、１３〜１５
    の何れかに記載の半導体装置で構成された回路ブロック
    と、電源電圧供給源との間に電源電圧遮断回路を備え、
    該回路ブロックがスタンバイ状態のとき、電源電圧の供
    給を遮断する半導体装置。
  18. 【請求項１８】 請求項１〜６、９〜１０、１３〜１５
    の何れかに記載の半導体装置で構成された回路ブロック
    と電源電圧供給源との間、並びに該回路ブロックと接地
    電圧供給源との間に遮断回路を備え、該回路ブロックが
    スタンバイ状態のとき、電源電圧の供給および接地電圧
    の供給を遮断する半導体装置。
  19. 【請求項１９】 半導体基板と、該半導体基板内に形成
    された第１導電型の深いウェル領域と、該深いウェル領
    域内に形成された複数の第２導電型の浅いウェル領域
    と、該複数の浅いウェル領域内にそれぞれ形成された第
    １導電型のソース領域及びドレイン領域と、該ソース領
    域及び該ドレイン領域の間に形成されたチャネル領域
    と、該チャネル領域上に形成されたゲート絶縁膜と、該
    ゲート絶縁膜上に形成されたゲート電極とを備え、該ゲ
    ート電極が対応する該浅いウェル領域と電気的に接続さ
    れており、また、該浅いウェル領域が隣接する他の浅い
    ウェル領域から電気的に分離されている半導体装置の製
    造方法であって、 該浅いウェル領域を形成する前に、該浅いウェル領域を
    相互に分離する溝型分離構造及びフィールド酸化膜を形
    成する工程と、を包含した半導体装置の製造方法。
  20. 【請求項２０】 半導体基板と、該半導体基板に形成さ
    れた複数のトランジスタ素子と、該複数のトランジスタ
    素子を分離する溝型素子分離構造を有する半導体装置で
    あって、 該溝型素子分離構は、該半導体基板に形成された溝と、
    該溝の内壁に形成された絶縁層と、該溝の内部に埋め込
    まれたシリコンとを有しており、 該溝の開口部のエッジにおいてバーズビークを持つフィ
    ールド酸化膜が該溝の上部に形成されている、半導体装
    置。
  21. 【請求項２１】 前記半導体基板は、第１導電型の第１
    半導体層と、該第１半導体層よりも下方に位置する第２
    導電型の第２半導体層とを含んでおり、 前記溝の底部は、該半導体基板の表面から該第２半導体
    層の途中にまで達しており、 該溝の底部近傍には、第２導電型不純物が他の部分より
    も高濃度に拡散された高濃度領域が形成されている請求
    項２０に記載の半導体装置。
  22. 【請求項２２】 前記高濃度領域における前記第２導電
    型不純物の濃度が、１×１０18／ｃｍ3〜１×１０19／
    ｃｍ3の範囲内にある、請求項２１に記載の半導体装
    置。
  23. 【請求項２３】 半導体基板に形成された複数のトラン
    ジスタ素子と、該複数のトランジスタ素子を分離する素
    子分離構造を有する半導体装置の製造方法であって、 該半導体基板に溝を形成する工程と、 該溝の内壁に絶縁層を形成する工程と、 該溝内に多結晶シリコンを埋め込む工程と、 素子領域を選択的に覆う耐酸化マスクを形成する工程
    と、 該溝内に埋め込まれたシリコンの表面と該半導体基板の
    露出表面とを同時に酸化して、溝及びフィールド酸化膜
    を含む素子分離構造を形成する工程と、を包含する半導
    体装置の製造方法。
  24. 【請求項２４】 前記溝を形成する工程は、 前記半導体基板上に第１のシリコン酸化膜を形成する工
    程と、 該シリコン酸化膜上に第１のシリコン窒化膜を堆積する
    工程と、 該溝を形成すべき領域に位置する第１のシリコン窒化
    膜、第１のシリコン酸化膜、及び半導体基板を順次エッ
    チングし、該溝を形成する工程と、を含んでいる、請求
    項２３に記載の半導体装置の製造方法。
  25. 【請求項２５】 前記溝の内壁に絶縁層を形成する工程
    は、第２のシリコン酸化膜を該溝の内壁に形成する工程
    を含む、請求項２４に記載の半導体装置の製造方法。
  26. 【請求項２６】 前記溝内に多結晶シリコンを埋め込む
    工程は、 該溝を埋めるように多結晶シリコン膜を堆積する工程
    と、該多結晶シリコン膜をエッチバックする工程を含ん
    でいる、請求項２５に記載の半導体装置の製造方法。
  27. 【請求項２７】 前記耐酸化マスクを形成する工程は、
    前記半導体基板のフィールド領域に位置する前記第１の
    シリコン窒化膜を選択的に除去することによって、該第
    １のシリコン窒化膜の残された部分から該耐酸化マスク
    を形成する工程を含む、請求項２６に記載の半導体装置
    の製造方法。
  28. 【請求項２８】 前記耐酸化マスクを形成する工程は、 前記溝内に多結晶シリコンを埋め込む工程の後に、第２
    のシリコン窒化膜を堆積する工程と、 前記半導体基板のフィールド領域に位置する該第１及び
    第２のシリコン窒化膜を選択的に除去することによっ
    て、該第１及び第２のシリコン窒化膜の残された部分か
    ら該耐酸化マスクを形成する工程を含む、請求項２４に
    記載の半導体装置の製造方法。
  29. 【請求項２９】 前記素子分離構造を形成する工程にお
    いては、前記熱酸化によって、前記第２のシリコン窒化
    膜が第３の酸化膜に変化させられる、請求項２８に記載
    の半導体装置の製造方法。
  30. 【請求項３０】 前記溝を形成する工程は、 前記半導体基板上に第１のシリコン酸化膜を形成する工
    程と、 該シリコン酸化膜上に第１のシリコン窒化膜を堆積する
    工程と、 該第１のシリコン窒化膜上に第２のシリコン酸化膜を堆
    積する工程と、 該溝を形成すべき領域に位置する、第２のシリコン酸化
    膜、第１のシリコン窒化膜、第１のシリコン酸化膜、及
    び半導体基板を順次エッチングする工程とを含んでい
    る、請求項２３に記載の半導体装置の製造方法。
  31. 【請求項３１】 前記耐酸化マスクを形成する工程は、 前記第２のシリコン酸化膜を除去する工程と、 前記半導体基板のフィールド領域に位置する前記第１の
    シリコン窒化膜を選択的に除去することによって、該第
    １のシリコン窒化膜の残された部分から該耐酸化マスク
    を形成する工程を含む、請求項３０に記載の半導体装置
    の製造方法。
  32. 【請求項３２】 前記耐酸化マスクを形成する工程は、 前記第２のシリコン酸化膜を除去する工程と、 第２のシリコン窒化膜を堆積する工程と、 前記半導体基板のフィールド領域に位置する該第１及び
    第２のシリコン窒化膜を選択的に除去することによっ
    て、該第１及び第２のシリコン窒化膜の残された部分か
    ら該耐酸化マスクを形成する工程を含む、請求項３０に
    記載の半導体装置の製造方法。
  33. 【請求項３３】 前記耐酸化マスクを形成する工程は、 前記半導体基板のフィールド領域に位置する前記第２の
    シリコン酸化膜及び前記第１シリコン窒化膜を選択的に
    除去することによって、該第２のシリコン酸化膜及び該
    第１のシリコン窒化膜の残された部分から該耐酸化マス
    クを形成する工程を含む、請求項３０に記載の半導体装
    置の製造方法。
  34. 【請求項３４】 前記耐酸化マスクを形成する工程は、 前記溝内に多結晶シリコンを埋め込む工程の後に、第２
    のシリコン窒化膜を堆積する工程と、 前記半導体基板のフィールド領域に位置する該第２のシ
    リコン窒化膜、前記第２のシリコン酸化膜及び前記第１
    のシリコン窒化膜を選択的に除去することによって、該
    第２のシリコン窒化膜、該第２のシリコン酸化膜及び該
    第１のシリコン窒化膜の残された部分から該耐酸化マス
    クを形成する工程を含む、請求項３０に記載の半導体装
    置の製造方法。
  35. 【請求項３５】 前記第２のシリコン酸化膜の形成後で
    あって、前記溝内に多結晶シリコンを埋め込む工程の前
    に、前記第１のシリコン窒化膜及び該溝内に形成された
    該第２のシリコン酸化膜を覆うように、第３のシリコン
    酸化膜を堆積する工程を包含し、 該溝内に多結晶シリコンを埋め込む工程で、該第３のシ
    リコン酸化膜のうち、該溝以外の領域に位置する部分を
    エッチングする、請求項２５に記載の半導体装置の製造
    方法。
  36. 【請求項３６】 前記耐酸化マスクを形成する工程は、 前記第３のシリコン酸化膜をエッチングする工程の後
    に、第２のシリコン窒化膜を堆積する工程と、 前記半導体基板のフィールド領域に位置する該第１及び
    第２のシリコン窒化膜を選択的に除去することによっ
    て、該第１及び第２のシリコン窒化膜の残された部分か
    ら該耐酸化マスクを形成する工程を含む、請求項３５に
    記載の半導体装置の製造方法。
  37. 【請求項３７】 前記素子分離構造を形成する工程にお
    いては、前記熱酸化によって、前記第２のシリコン窒化
    膜が第４の酸化膜に変化させられる、請求項２８に記載
    の半導体装置の製造方法。
  38. 【請求項３８】 前記第２のシリコン酸化膜の形成後で
    あって、前記溝内に多結晶シリコンを埋め込む工程の前
    に、前記第１のシリコン窒化膜及び該溝内に形成された
    該第２のシリコン酸化膜を覆うように、第３のシリコン
    酸化膜を堆積する工程を包含し、 前記耐酸化マスクを形成する工程は、 該溝内に多結晶シリコンを埋め込む工程の後であって、
    前記素子分離構造を形成する工程の前に、該第３のシリ
    コン酸化膜及び該第１のシリコン窒化膜のうち、前記半
    導体基板のフィールド領域に位置する部分をエッチング
    する、請求項２５に記載の半導体装置の製造方法。
  39. 【請求項３９】 前記第２のシリコン酸化膜の形成後で
    あって、前記溝内に多結晶シリコンを埋め込む工程の前
    に、前記第１のシリコン窒化膜及び該溝内に形成された
    該第２のシリコン酸化膜を覆うように、第３のシリコン
    酸化膜を堆積する工程を包含し、 前記耐酸化マスクを形成する工程は、 前記溝内に多結晶シリコンを埋め込む工程の後に、第２
    のシリコン窒化膜を堆積する工程と、 前記半導体基板のフィールド領域に位置する該２のシリ
    コン窒化膜、該第３のシリコン膜及び該第２のシリコン
    窒化膜を選択的に除去することによって、該２のシリコ
    ン窒化膜、該第３のシリコン膜及び該第２のシリコン窒
    化膜の残された部分から該耐酸化マスクを形成する工程
    を含む、請求項２５に記載の半導体装置の製造方法。
  40. 【請求項４０】 前記半導体基板に溝を形成する工程と
    該溝内に多結晶シリコンを埋め込む工程との間に、該溝
    の底部に不純物イオンを注入する工程を包含する、請求
    項２６に記載の半導体装置の製造方法。
  41. 【請求項４１】 半導体基板内に形成された第１導電型
    の深いウェル領域と、 該深いウェル領域内に形成された、少なくとも一つの第
    ２導電型の浅いウェル領域と、 該浅いウェル領域内に形成された第１導電型のソース領
    域及びドレイン領域と、 該ソース領域及び該ドレイン領域の間に形成されたチャ
    ネル領域と、 該チャネル領域上に形成されたゲート絶縁膜と、 該ゲート絶縁膜上に形成されたゲート電極と、を備えた
    電界効果トランジスタ素子であって、 該ゲート電極が該浅いウェル領域と電気的に接続されて
    いる電界効果型トランジスタ素子。
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