JPS61137338A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に関するものであり、特
に、半導体集積回路装置に設けられる半導体素子間を電
気的に分離する技術に適用して有効な技術に関するもの
である。

［背景技術］ 半導体基板に設けたＰチャネル型Ｍ　Ｉ　Ｓ　ＦＥＴと
ｎチャネル型ＭＩＳＦＥＴとを電気的に分離する技術に
、細溝型素子分離と呼ばれるものがある。

これは、半導体基板を、その表面から深さ方向にエツチ
ングして細溝を形成し、細溝の内面を酸化してシリコン
酸化膜を形成し、さらに細溝内に多結晶シリコンを埋め
込んで構成するものである。

ところが、細溝の内面を酸化する際に、細溝と半導体基
板との境界面に反転層が形成される恐れがある。そこで
、前記細溝型素子分離領域の側部の半導体基板の表面部
に、ＭＩＳＦＥＴのソース領域、ドレイン領域と反対導
電型であり、かつ高濃度の半導体領域からなるチャネル
ストッパ領域を設ける必要がある。また、寄生ＭＩＳＦ
ＥＴのしきい値電圧を充分に高めるために、チャネルス
トッパ領域の上部にはフィールド絶縁膜を設ける必要が
ある。

すなわち、前記細溝型素子分離領域の上部には、フィー
ルド絶縁膜を形成する必要がある。

本発明者は、前記細溝型素子分離領域およびフィールド
絶縁膜の形成方法を検討した結果、フィールド絶縁膜を
形成する際に、細溝の内壁のシリコン酸化膜を通して酸
素が供給されるため、内壁の酸化シリコン膜に沿って半
導体基板の垂直方向にも酸化が進行し、この時の体積膨
張により半導体基板に結晶欠陥を生じさせるという問題
点を見出した。

半導体基板に結晶欠陥が発生すると、ｐ型半導体領域と
ｎ型半導体領域との接合が破壊されるので半導体素子を
電気的に分離することができない。

なお、半導体基板に細溝を形成し、この細溝内に埋・め
込み部材を設けて細溝型素子分離領域を構成し、さらに
細溝型素子分離領域上にフィールド絶縁膜を形成する技
術は、ｖｔ、ｓｔ、ｓｙｍｐ。

ｓ　ｉｕｍ、１９８３．ｐ２６に記載されている。

〔発明の目的］ 本発明の目的は、結晶欠陥の発生を防止して素子分離領
域を形成することが可能な技術を提供することにある。

本発明の他の目的は、半導体素子を電気的に良好に分離
することが可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。

［発明の概要］ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち−ｍ溝型素子分離領域を形成し、該細溝型素子
分離領域上にフィールド絶縁膜を形成して半導体素子を
電気的に分離する半導体集積回路装置の製造方法におい
て、Ｊｌ溝型素子分離領域上に多結晶シリコン層を形成
し、この多結晶シリコン層を用いてフィールド絶＃膜を
形成することにより、フィールド絶縁膜を形成する際の
酸化工程中に、細溝の内壁のシリコン酸化膜に酸素が侵
透するのを抑制して、細溝の内壁のシリコン酸化膜に沿
っての深さ方向の酸化を防止する。これによって、半導
体基板に結晶欠陥が発生するのを防止するものである。

以下１本発明の構成について、実施例とともに説明する
。

なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、そのくり返しの説明は
省略する。

［実施例！］ 第１図乃至第１１図は、本発明の実施例Ｉの半導体集積
回路装置の製造方法を説明するための図であり、製造工
程における素子分離領域の断面図である。

実施例■の半導体集積回路装置１（Ｉ　Ｃ）の製造方法
は、まずｎ−型半導体基板１上に酸化シリコンからなる
マスク２を形成する。このマスク２は、半導体基板１の
上面を酸化して形成するか、あるいはＣｖＤ技術によっ
て得られる酸化シリコンを堆積させて形成する。

そして、前記マスク２上にレジスト膜３を形成し、さら
に細溝型素子分離領域が形成される領域（回していない
。）上のレジスト１ｌｉ３を選択的に除去する。

次に、第１図に示すように、レジスト膜３をエツチング
のマスクとし、例えば異方性のドライエツチングによっ
てマスク２をエツチングして開口部４を形成する。そし
て、レジスト膜３を除去する。

次に、第２図に示すように、開口部４によって露出した
半導体基板１を３乃至５［μｍ］程度の深さにまでエツ
チングして細溝５を形成する。

前記エツチングは１例えば指向性の強い反応性イオンエ
ツチングを用いる。

次に、第３図に示すように、マスク２の全面をフッ酸系
のエツチング液によってエツチングする。

前記エツチングによってマスク２の端部がエツチングさ
れるので、開口部４の幅は細溝５の幅よす大きくなる。

この開口部４の幅を細溝５の幅より大きくすることに本
実施例１の一つの特徴がある。

細溝５の壁面からマスク２の端部までの距離（以下、オ
フセット部という。）６は、後に形成するフィルド絶縁
膜のバードビークの端部が細溝５に達するように設定す
る。

前記エツチング工程は１等方性であることから、マスク
２の膜厚も減少する。

本実施例Ｉにおいては、細溝型素子分離領域の上部に設
けられるフィールド絶縁膜は後述するように、開口部４
内に設けられる多結晶シリコンを用いて形成する。とこ
ろが、多結晶シリコンは、酸化すると体積が略２倍に膨
張する。したがって、残存するマスク２は、その膜厚が
フィールド絶縁膜の略２分の工程度になるように設定す
る。

すなわち、第１図を用いて説明した工程で形成するマス
ク２は、細溝５を形成するエッチング工程、および開口
部４の幅を大きくするためのエツチング工程を経た後に
、マスク２の膜厚がフィールド絶縁膜の膜厚の略２分の
工程度になるように。

予じめ設定しておく必要がある。

次に、第４図に示すように、マスク２から露出する半導
体基板１の表面を酸化してシリコン酸化膜７を形成する
。このシリコン酸化膜７は、主に細溝５内に設けられる
埋め込み部材と半導体基板　　。

ｌとを絶縁するものである。

次に、細溝５および開口部４の内部に埋め込み部材を設
けるために１例えばＣｖＤ技術によって得られる多結晶
シリコンを半導体基板１上の全面に堆積して、多結晶シ
リコン層８を形成する。この多結晶シリコン層８は、マ
スク２上の膜厚が開゛口部４の幅の半分以上になるよう
に形成する。

次に、第５図に示すように、例えばドライエツチングあ
るいは研摩法によって多結晶シリコン層８を、その上面
から除々に除去して、マスク２の上面を露出させる。こ
のエツチング工程によって、シリコン酸化膜７と多結晶
シリコン層８とからなる埋め込み部材９が完成する。

次に、第６図に示すように、多結晶シリコン層８をエツ
チングのマスクとし、酸化シリコンからなるマスク２を
除去して、半導体基板１の上面【露出させる。

半導体基板１の上部における多結晶シリコン層８に本実
施例■の一つの特徴があり、この多結晶シリコン層８は
１．フィールド絶縁膜を形成するために用いるものであ
る。

次に、第７図に示すように、半導体基板１の上面を酸化
してシリコン酸化膜１０を形成する。このシリコン酸化
膜１０は、ウェル領域を形成するイオン打ち込みの際の
半導体基板１上面の保護膜として用いる。

次に、ｎチャネル型Ｍ　Ｉ　Ｓ　ＦＥＴが形成される領
域にＰ型不純物をイオン打ち込みによって導入し、さら
にアニールを行ってｐ−型ウェル領域１１を形成する。

前記イオン打ち込み工程において、Ｐチャネル型ＭＩＳ
ＦＥＴが設けられる領域は、前記ｐ型不純物が不要に導
入されるのを防止するために１例えばレジスト膜で覆う
。

次に、第８図に示すように、フィールド絶縁膜を形成す
る熱酸化工程における耐熱酸化マスク１２を半導体基板
ｌに形成する。この耐熱酸化マスク１２は１例えばＣＶ
Ｄ技術によって形成したシリコンナイトライドを用いる
。

次に、第９図に示すように、チャネルストッパ領域を形
成するイオン打ち込みの際のマスク１３をウェル領域１
１以外の半導体基板１の上部に形成する。このマスク１
３は、例えばレジスト膜を用いる。

次に、ｐ”ｊｌチャネルストッパ領域１４を形成するた
めに５２型不純物１例えばボロンをイオン打ち込みによ
ってウェル領域１１の表面部に導入する。なお、前記Ｐ
型不純物は、フィールド絶縁膜を形成するための熱酸化
工程によって充分に拡散するので、専用のアニール工程
は設けていない。

そして、イオン打ち込みのためのマスク１３を除去する
。

次に、第１０図に示すように、耐熱酸化マスク１２によ
って覆われていない半導体基板１の上面を酸化してフィ
ールド絶縁膜１５を形成する６多結晶シリコン層８と、
耐熱酸化マスク１２との間の半導体基板１の表面を酸化
することによって形成されたフィールド絶縁１１１１５
Ａの両端部に所謂バードビークが形成される。このとき
、酸素はシリコン酸化膜中を拡散するので、バードビー
クから半導体基板ｌの表面に酸素が供給され、半導体基
板１の表面が酸化される。

ところが、多結晶シリコン層８の側部のオフセット部６
（第９図参照）の長さが、前記バードビークの長さと同
程度に設定しであるので、バードビークは、その端部が
細ｌ１５の内壁のシリコン酸化膜７に達する程度に形成
される。したがって、シリコン酸化膜７に沿っての深さ
方向の酸化が起こることはない。

一方、フィールド絶縁膜１５の膜厚は、多結晶シリコン
層８を酸化することによって形成されるフィールド絶縁
膜ＩＳＢの下部がシリコン酸化膜７の上端に達する程度
に設定しである。したがって、前記フィールド絶縁膜１
５Ｂ中を拡散した酸素によって、シリコン酸化膜７に沿
う深さ方向の酸化は起らない。

以上のように、Ｉｌ溝型素子分１ＩＩｌ領域上に、この
細溝型素子分離領域の幅より大きな幅を有する多結晶シ
リコン層８を形成し、かつこの多結晶シリコン層８を用
いてフィールド絶縁膜１５を形成することによって、細
溝５の内壁のシリコン酸化膜７に酸素が供給されるのを
防止できる。したがって、シリコン酸化膜７に沿っての
深さ方向の酸化、による体積膨張はないので、フィール
ド絶縁１１１１５を形成する際に半導体基板ｌにストレ
スが加わることはなく、よって半導体基板１に結晶欠陥
が゛発生するのを防止できる。

フィールド絶縁１１１１５を形成した工程の後に。

耐熱酸化マスク１２を除去する。

次に第１１図に示すように、半導体基板ｌの上面を酸化
してゲート絶縁膜１６を形成する。

次に、半導体基板１上の全面に多結晶シリコン層を形成
し、この多結晶シリコン層の不要な部分を選択的に除去
してゲート電極１７を形成する。

次に、ウェル領域１１以外を１例えばレジスト膜で覆い
、ゲートｔＩｆ！１７Ａをマスクとしてイオン打ち込み
によってｎ型不純物を導入する。

次に、前記と同様に、ウェル領域１１上をレジスト膜で
覆い、ゲート電極１７Ｂをマスクとしてイオン打ち込み
によってｐ型不純物を導入する。

次に、半導体基板ｌをアニーリングし、前記ｎ型不純物
およびｐ型不純物を拡散してｎ＋型半導体領域１８とｐ
＋型半導体領域１９とを形成する。

次に、絶縁膜２０、接続孔２１、電極２２．保護膜２３
のそれぞれを順次形成して、本実施例ＩのＩＣは完成す
る。

［実施例［Ｉ］ 実施例■は、ウェハ上に複数設けられるＩＣにおいて、
フィールド絶縁膜１５Ｂを形成するために前記ｊｌ溝型
素子分離領域上に設けられる多結晶シリコン層８を、そ
の膜厚の均一性を向上して形成することが可能にしたも
のである。

第１２図乃至第１４図は１本発明の実施例■を説明する
ための図であり、ＩＣの製造工程における素子分離領域
周辺の断面図である。

実施例■のＩＣ，の製造方法は、ＩＩ溝５を形成するた
めに用いるマスク２を酸化シリコンからなるマスク２Ａ
と５シリコンナイトライドからなるマスク２Ｂと、酸化
シリコンからなるマスク２Ｃとによって構成する。

マスク２Ａは、半導体基板１の上面を酸化して形成する
か、あるいはＣＶＤ技術によって得られる酸化シリコン
を半導体基板１上に堆積させて形成する。

マスク２Ａの膜厚は、実施例Ｉにおいて説明したマスク
２において、開口部４を形成し、細溝５を形成し、さら
に、マスク２に等方性のエツチングを施して開口部４の
幅を細溝５の幅より大きくした後のマスク２の膜厚と同
程度にする。

マスク２Ｂは１例えばＣＶＤ技術によって得ら九るシリ
コンナイトライドを用いて形成する。

マスク２Ｃは、例えばＣＶＤ技術によって得られる多結
晶シリコンを用いて形成する。

開口部４は、例えば異方性エツチングによって形成する
。

マスク２Ａ、２Ｂ、２Ｃのそれぞれを形成した後に、第
１３図に示すように、細溝５を１例えば反応性イオンエ
ツチングによって形成する。

細溝５を形成する際にマスク２Ｃもエツチングされるの
で、その膜厚が減少する。

次に、ウェットエツチングによってマスク２Ａをエツチ
ングして、開口部４の幅を細溝５の幅より大きくする。

このエツチング工程によってマスク２Ｃが除去できるよ
うに、マスク２Ｃを形成する際にその膜厚を設定する。

開口部４の幅を大きくする程度（オフセット６）は、実
施例■と同様に、細溝５の側部に形成されるフィールド
絶縁膜１５のバードビークが細溝５の内壁に達する程度
に形成する。そして、マスク２Ｂを除去する。

以後の工程は、実施例「における半導体基板ｌの表面を
酸化することによってシリコン酸化膜７を形成する工程
以後の工程と同様である。

前記マスク２Ｃは、製造工程中における反応ガス等の不
均一性が原因となって、ウェハの中央部と周辺部とで膜
厚に差が生じる。

さらに、細溝５を形成する際の異方性エツチングは、マ
スク２Ｃもエツチングするが、このときエツチングガス
の不均一性等によってウェハの中央部と周辺部とでマス
ク２Ｃのエツチング速度に差が生じる。したがって、細
溝５を形成した後のマスク２Ｃの膜厚は、ウェハの中央
部と周辺部とで異なる。

すなわち、マスク２Ｃを形成する際の誤差と。

細溝５を形成する際の誤差によって、ウェハの中央部と
周辺部とでマスク２Ｃの膜厚に大きな差を生じる。

本発明では、実施例Ｉで説明したように、開口部４内に
設けられる多結晶シリコンＮ８を用いてフィールド絶縁
膜１５Ｂを形成する。したがって、前記のように、マス
ク２の膜厚に差があると、埋め込み多結晶シリコン膜８
の半導体基板ｌの主面上の部分の膜厚に差を生じる。こ
の部分の膜厚は、フィールド絶縁膜１５Ｂの略２分のｌ
程度になるように設定しであるが、膜厚が不均一である
と。

場所により薄い部分ができる。この薄い部分では。

フィールド＃！！隷膜１５Ｂの底部がシリコン酸化膜７
に達するため、シリコン酸化膜７に沿った深さ方向の酸
化が起こる。

ところが１本実施例■では、開口部４を大きくする際の
エツチング工程によってマスク２Ｃを除去してしまう、
さらに、細溝５を形成する際のエツチングのストッパと
してマスク２Ｂを設けであるので、前記エツチングによ
ってマスク２Ａがエツチングされることはない。

フィールド絶＃ｌｌ１１５Ｂの膜厚は、マスク２Ａによ
って規定されるが、前記のようにマスク２をマスク２Ａ
、２Ｂ、２Ｃからなる３層構造とすることによって、マ
スク２Ａがｔａ溝５を形成するエツチング工程の影響を
受ないので、後に開口部４内に設けられる多結晶シリコ
ン層８の膜厚の誤差を低減することができる。したがっ
て、ａｔ溝５の上端部における結晶欠陥の発生をさらに
精度よく防止することができる。

［効果］ 本願によって開示された新規な技術によれば、以下の効
果を得ることができる。

（１）、ＩＩ溝型素子分離領域上に、この細溝型素子分
離領域の幅より大きな幅を有する多結晶シリコン層を形
成し、かつこの多結晶シリコン層を用いてフィールド絶
縁膜を形成することによって、ｗｉｎの内壁のシリコン
酸化膜に酸素が供給されるのを防止できる。

（２）、前記（１）により、細溝のシリコン酸化膜に沿
った深さ方向の酸化による体積膨張を防止できるので、
フィールド絶縁膜を形成する際に半導体基板にストレス
が加わるのを防止できる。

（３）、前記（２）より、半導体基板に結晶欠陥が発生
するのを防止できる。

（４）、＃Ｉ溝を形成するために用い、またフィールド
絶縁膜を形成するための多結晶シリコン層を規定するマ
スクを３層構造とすることによって、前記マスクに設け
られた開口部の中の多結晶シリコン層の膜厚の誤差を低
減することができる。

（５）、前記（４）より、結晶欠陥の発生をさらに精度
よく防止することができる。

以上、本発明者によってなされた発明を実施例にもとす
き具体的に説明したが１本発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において種
々変形可能であることはいうまでもない。

例えば１本発明は、相補型ＭＩＳＦＥＴを備えたＩＣば
かりでなく、ｐチャネル型ＭＩＳＦＥＴ、またはＮチャ
ネル型Ｍ　Ｉ　Ｓ　ＦＥＴのいずれか一方のみを備えた
ＩＣの素子分離領域を形成する際にも適用できる。

【図面の簡単な説明】

第１図乃至第１１図は９本発明の実施例■の半導体集積
回路装置の製造方法を説明するための図であり、製造工
程における素子分離領域の断面図である。 第１２図乃至第１４図は１本発明の実施例■を説明する
ための図であり、ＩＣの製造工程における素子分離領域
周辺の断面図である。 ｌ・・・半導体基板、２．２Ａ、２Ｂ、２Ｇ、１２゜１
３・・・マスク、３・・・レジスト膜、４・・・開口部
、５・・・細溝、６・・・オフセット部、７．１０・・
・シリコン酸化膜、８・・・多結晶シリコン層、９・・
・埋め込み部材、１１・・・ウェル領域、１４・・・チ
ャネルストッパ領域、１５．１５Ａ、１５Ｂ・・・フィ
ールド絶縁膜、１６・・・ゲート絶縁膜、１７．１７Ａ
、１７Ｂ・・・ゲート電極、１８．１９・・・半導体領
域、２０・・・絶縁膜、２１・・・接続孔、２２・・・
導電層、２３・・・保１！膜。

Claims (1)

1. 【特許請求の範囲】 １、半導体基板を、その表面から深さ方向にエッチング
   して細溝を形成し、該細溝の内部に埋め込み部材を形成
   して細溝型素子分離領域を構成し、さらに細溝型素子分
   離領域の上にフィールド絶縁膜を形成する工程を備えた
   半導体集積回路装置の製造方法において、前記細溝型素
   子分離領域を形成しさらにフィールド絶縁膜を形成する
   工程は、次の（Ａ）乃至（Ｅ）の工程を備えていること
   を特徴とする半導体集積回路装置の製造方法。 （Ａ）半導体基板上にマスクを形成し、該マスクを選択
   的に除去して開口部を形成する工程。 （Ｂ）開口部から露出する半導体基板の主面部をエッチ
   ングして細溝を形成する工程。 （Ｃ）前記開口部の周辺のマスクをエッチングすること
   によって、開口部の寸法を細溝の幅より大きくする工程
   。 （Ｄ）細溝の内部に第１埋め込み部材を形成し、マスク
   の開口部に第２埋め込み部材を形成する工程。 （Ｅ）第２埋め込み部材を用いてフィールド絶縁膜を形
   成する工程。 ２、前記第１埋め込み部材を形成する工程は、細溝の内
   壁を酸化してシリコン酸化膜を形成する工程と、細溝の
   内部に多結晶シリコンを埋め込む工程とからなることを
   特徴とする特許請求の範囲第１項記載の半導体集積回路
   装置の製造方法。 ３、前記第２埋め込み部材を形成する工程は、開口部に
   多結晶シリコンを埋め込むことを特徴とする特許請求の
   範囲第１項記載の半導体集積回路装置の製造方法。 ４、前記開口部の寸法を細溝の幅より大きくする工程は
   、細溝の周囲に形成されるフィールド絶縁膜のバードビ
   ークが細溝に達する程度に、開口部の寸法を大きくする
   ことを特徴とする特許請求の範囲第１項記載の半導体集
   積回路装置の製造方法。