JPH08172087A - 半導体素子の分離膜の構造及びその形成方法 - Google Patents

半導体素子の分離膜の構造及びその形成方法

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JPH08172087A JP7163099A JP16309995A JPH08172087A JP H08172087 A JPH08172087 A JP H08172087A JP 7163099 A JP7163099 A JP 7163099A JP 16309995 A JP16309995 A JP 16309995A JP H08172087 A JPH08172087 A JP H08172087A
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Abstract

(57)【要約】 【目的】 分離領域の下部にシリコンが満たされた溝を
形成して、物理的なアクチブ領域のチャネル長さを拡張
し、狭いアクチブ領域でのローディング効果と広いアク
チブ領域での充填の均一性及び平坦化を成り得る半導体
素子の分離膜の構造を提供すること。 【構成】 本発明は、フィールド酸化をして、アクチブ
領域の間にアクチブ領域間の間隔によって互いに異なる
厚さを有する多数個のフィールド酸化膜を形成し、フィ
ールド酸化膜のうち相対的に間隔が狭いアクチブ領域間
のフィールド酸化膜は除去してシリコン基板を露出さ
せ、相対的に間隔が広いアクチブ領域間の基板上にはフ
ィールド酸化膜を残存させ、残存するフィールド酸化膜
の基板を一部分露出させ、露出された基板をエッチング
して間隔が狭いアクチブ領域の間には多数個のトレンチ
を形成し、間隔が広いアクチブ領域の間のフィールド領
域の両側に多数個の溝を形成する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、高集積化に適した半導
体素子に係り、特にアクチブ領域間の間隔に無関係に再
現性を有し、工程が単純化されたトレンチ型のBOX分
離技術とLOCOSの分離技術を併用した半導体素子の
分離膜の構造とその形成方法に関するものである。
【0002】
【従来の技術】一般的な半導体MOS素子において、高
集積化を可能にする様々な技術のうち単位素子と単位素
子を分離する非活性領域(fild領域)を最小化する
素子間分離技術が集積度を向上させるのに一番重要な技
術である。
【0003】バイポーラデバイスで使用されているp−
n接合分離技術以来、1970年にE.Kool&j.
A.Appelesが紹介した選択酸化法(LOCO
S)による分離技術の導入によりMOS素子及びバイポ
ーラ素子分野における集積度を大きく向上させることが
できた。
【0004】一方、DRAMの発展推移、すなわち高集
積化の趨勢は、積極的に集積度の向上に必要な技術開発
を求めており、特にチップの非活性領域の面積を減らす
ことができる技術開発の成否が集積度の向上の鍵となっ
ている。LOCOS分離技術は、MOS素子のLSIと
VLSIの集積時、アクチブ領域とアクチブ領域とを分
離させる方法として使用されてきた。
【0005】図1は、一般にLOCOS技術による素子
の分離膜の形成方法を示すものである。LOCOS技術
は、図1aに示されるように、酸化マスクである窒化膜
12とシリコン基板10間の熱的特性が異なるため発生
するストレスを解消するために、窒化膜12とシリコン
基板10間に薄膜のパッド酸化膜14を挿入していた。
【0006】しかし、図1bに示されるように、LOC
OS技術による素子分離膜の形成時にフィールド酸化膜
18が垂直に成長するばかりではなく、ストレス緩和用
のパッド酸化膜を通じて窒化膜のエッの下部においても
横長に成長し、さらに、フィールド酸化膜18の下部に
注入されたフィールドイオンがアクチブ領域へ拡散して
実際のアクチブ領域の面積を縮小させるという問題があ
る。
【0007】このようにフィールド酸化膜18は、アク
チブ領域にしみ込む現象をバーズビーク16といい、バ
ーズビーク16の長さはフィールド酸化膜の厚さの1/
2ともなる。アクチブ領域を損傷させるバーズビークの
長さを短くしようとすればフィールド酸化膜の厚さを減
らさなければならない。しかし、フィールド酸化膜の厚
さを減らすとチップ上の配線と基板間の電気容量が増加
して、ICの特性が低下する。すなわち、信号伝達時の
速度が低下する。さらに、寄生フィールドトランジスタ
のしきい値VT が減少する。
【0008】従って、フィールド酸化膜の下でリーク電
流が増加して、隣接するアクチブ領域間の絶縁特性が低
下する問題がある。つまり、フィールド酸化膜の厚さを
減らして、バーズビークの長さを減少させる方法は、実
際の絶縁方法としては不適切である。それで、LOCO
S技術は、フィールド酸化膜の厚さを減少させなくて
も、バーズビークの成長を抑制してバーズビークの長さ
を減少させる方向へ研究が展開された。フィールド酸化
膜の厚さを減らせずバーズビークの成長を抑制するため
の一つの方法として、酸化マスクである窒化膜をパッド
酸化膜の上部に形成するばかりではなく、パッド酸化膜
の側面にも側壁形態を形成することにより、窒化膜でパ
ッド酸化膜をシーリングしてフィールド酸化をする方法
として提案された。
【0009】他の方法としては、図2に示されるよう
に、窒化膜21の内側でパッド酸化膜24の側面酸化に
起因したバーズビークの成長を抑制するために、酸化マ
スクである窒化膜21とSiO2 膜24の間にポリシリ
コンバッファ層23を使用したポリシリコンバッファド
(Pole−si buffered)LOCOS方法
(1988,IEDM,P100)が提案されたところ
がある。
【0010】ポリシリコンバッファドLOCOSの場合
においては、フィールド酸化膜28のバーズビーク26
は、図1に比べてある程度減少させることができるが、
フィールド酸化膜28の上部がシリコン基板20の表面
から著しく突出し、基板20とフィールド酸化膜28間
の段差が非常に大きくなる。
【0011】従って、LOCOS工程の後、ゲートライ
ンの形成、配線層の形成等の工程を進める時、ホトレジ
スト上に一定の解像度を有するパターンの形成が難し
い。またフィールド酸化膜28が基板内に深く形成され
ないために、寄生フィールドトランジスタのチャネルの
長さが短くなってパンチスルーの特性が低下し、分離度
が悪くなる問題点をもっている。この他にも、SILD
(sealed Interface Local O
xidation)方法(1988,IEEETran
saction Electron Devicesm
P96)およびSWAMI(Side Wall M
asked Isolation)などの技術が提案さ
れている。
【0012】しかし、このような改良されたLOCOS
系列の分離方法にも各々の方法ごとに解決するべきの課
題がある。SWAMI分離方法は、フィールド酸化膜が
アクチブ領域にしみ込むバーズビークの問題は発生しな
いが、工程自体の実行に難しさが多い。即ち、シリコン
基板を傾斜するようにエッチングしなければならないの
で、ウェットエッチングまたはドライエッチングの両方
とも難しさがある。
【0013】すなわち、ウェットエッチング方式の場合
は、KOH,NaOHのアルカリ水溶液でエッチングす
るが、この時、基板の結晶性によって一定の角度にのみ
可能であるので、傾斜制御性がない。例えば、100ウ
ェーハの場合、110方向に45°の角度にエッチング
され、またk+,Na+がイオンシリコン基板を汚染さ
せる問題がある。一方ドライエッチング方式の場合に
は、傾斜に対して均一な制御と再現性に問題がある。
【0014】この他にも従来のLOCOS方式における
大きな問題点は、高集積素子に適するようにするために
は、アクチブ領域の幅と長さを減らすことになるが、フ
ィールド酸化膜の厚さは減らさないので既存と同一の熱
サイクルを有する。さらに短チャネルの分離領域でパン
チスルー電圧の安定的な維持のための高濃度のチャネル
ストップイオン注入を実施しなければならないことであ
る。フィールド領域に注入された高濃度チャネルストッ
プ用の不純物が既存のものと同一の長さでアクチブ領域
へ側面拡散するので、実質的なアクチブ領域の幅が同様
に減少する。
【0015】従って、集積度の増加にしたがってデザイ
ン上のアクチブの幅もデザインルールに基づいて大きく
減少し(例えば、64M DRAM級素子のアクチブ領
域の幅は0.4μmである)、アクチブ領域の幅に対す
るアクチブ領域へのチャネルストップ不純物の側面拡散
量ΔWは既存のものにくらべて相当なアクチブ領域幅の
損失をもたらす。
【0016】例えば、図3に示されるように、0.4μ
mとデザインされたアクチブ領域の幅Wと長さLを有す
る場合に、ΔW量が0.1μmとしてもチャネルストッ
プの不純物がアクチブ領域の両側で拡散してアクチブ領
域に入り込むので、実際のアクチブ領域の幅は、0.4
−2ΔW=0.2μmとなる。実際、既存のLOCOS
の場合、5000Åの厚のフィールド酸化膜を形成する
と、ΔWの値が0.15ないし0.2μmと評価されて
いる。
【0017】従って、アクチブ領域の幅が減少すると、
トランジスタのソースとドレーン間を流れる電流の量が
制限を受け、電流駆動能力の低下及びトランジスタのし
きい値の上昇効果によりトランジスタの全体的な性能の
低下をもたらす。
【0018】従って、LOCOSの技術は、最小線幅
1.0μm(1M DRAM水準)の半導体の製造技術
としては特別の困難なしに使用されたが、0.8μmの
最小線幅(4M DRAM水準)の素子の開発ではLO
COS方法に限界が生じてきた。これを克服するための
労力が1985年以来現在まで活発に進行されている。
その例としては、LOCOSを改良する技術開発と、シ
リコン基板をエッチングしてトレンチを作り絶縁体を満
たすトレンチ分離技術の開発である。
【0019】トレンチ分離技術は、技術的な難しさのた
めに、現在まで実際的な量産への適用は微々たるもの
で、LOCOS技術を改良した技術が64M DRAM
級(0.4μmの最小線幅)まで開発の主流となり、量
産にまで連結される可能性が高い。アクチビ領域へのし
み込みなしに平らな表面を得ることができ、1回のホト
リソグラフィー工程により平坦な表面が得られ、アクチ
ブ領域間のスペースが広い場合(幅の広いトレンチ)に
は、LOCOS分離技術を使用してアクチブ領域間を分
離させ、アクチブ領域間のスペースが狭い場合(幅の狭
いトレンチ)には、BOX技術を使用してアクチブ領域
だけを分離させる分離技術を併用した分離技術が提案さ
れた。LOCOS分離技術とBOX分離技術を併用した
分離技術は、米国特許番号4,892,614によく示
されている。
【0020】図4,5は、従来のLOCOS分離方法と
BOX分離方法を併用して半導体素子のアクチブ領域間
を分離させるための分離領域の形成工程図である。この
図を参照して、従来の半導体素子の分離領域の形成方法
を詳細に説明すると次のようである。
【0021】図4aを参照する。シリコン基板10上に
熱酸化膜12を成長させ、熱酸化膜12上にLPCVD
法により窒化膜14を蒸着する。窒化膜14上にホトレ
ジスト膜16を塗布しパターニングして、アクチブ領域
16を決める。ホトレジスト膜16をマスクとして窒化
膜14と酸化膜12をエッチングし、続けてシリコン基
板10をエッチングしてトレンチ20を形成する。トレ
ンチ20は、シリコン基板10上に多数個形成される
が、トレンチ20a,20bは相対的に狭い。即ち、ア
クチブ領域18間の分離間隔が狭い。そして、トレンチ
20c,20dは相対的に広い。即ち、アクチブ領域間
の分離間隔が広い。参照番号21は、各トレンチのコー
ナーを示す。
【0022】次に図4bのように、アクチブ領域18上
に残っているホトレジスト膜16を全部除去する。トレ
ンチ20の形成によって露出されたシリコン基板10上
に熱酸化膜22をさらに成長させる。この時、第2熱酸
化膜22は図4Aに対比してみれば、トレンチ20の各
コーナー21でストレスを緩和させるように各コーナー
21をやや円くする役割を果たす。
【0023】図4cを参照すると、基板全面に第3窒化
膜24をさらに蒸着し、その上にCVD法で酸化膜26
を厚く蒸着する。酸化膜26は狭いトレンチ20a,2
0b内には十分に満たされ、広いと連値20c,20d
内では完全に満たされない程度に厚く蒸着する。従っ
て、狭いトレンチ20a,20bには酸化膜26の表面
に小さい窪み27aが形成され、広いトレンチ20c,
20dでは酸化膜26の表面に深い窪み27bが形成さ
れる。
【0024】図4dを参照すると、トレンチ20内に側
壁を形成するための異方性エッチング工程を行う。広い
トレンチ20c,20dでは、深い窪み27bのCVD
酸化膜26、窒化膜24及び熱酸化膜22がすべてエッ
チングされてトレンチ20c,20d内のシリコン基板
10が露出され、側面に側壁酸化膜28が形成される。
一方、狭いトレンチ20a,20bでは、側壁酸化膜2
8がトレンチ内に完全に満たされた形態で存在し、これ
により窒化膜24はエッチングされない。
【0025】図5eは、フィールド酸化工程を行ってフ
ィールド酸化膜を形成する工程である。すなわち、トレ
ンチ20の側壁酸化膜28を全部除去し、LOCOS工
程を行ってフィールド酸化膜30を形成する。狭いトレ
ンチ20a,20bでは、窒化膜24によって基板10
がすべて覆われているので、フィールド酸化膜が形成さ
れない。広いトレンチ20c,20dでは、シリコン基
板10が露出されているのでフィールド酸化膜30が成
長する。広いトレンチ20c,20dでのフィールド酸
化膜30は、窒化膜24のエッジ部分へも成長し、バー
ズビーク31が生じる。しかし、バーズビーク31がア
クチブ領域18の上部エッジにまでは成長しないので、
アクチブ領域18は減少しない。
【0026】図5fを参照すると、窒化膜14,24を
熱いリン酸溶液に浸漬して全部除去する。そして、酸化
膜32をその表面が十分に平坦化されるまで厚く塗布し
て、全てのトレンチ20を満たす。
【0027】図5gのように、CVD酸化膜32をエッ
チバックして表面を平坦化し、図5hのように、基板の
全面にゲート酸化膜として第3熱酸化膜34を形成し
て、アクチブ領域間の分離のための分離領域を形成す
る。分離領域は、狭いトレンチ20a,20bではその
内部にCVD酸化膜32だけが満たされてBOX構造と
成り、広いトレンチ20c,20dではその内部にフィ
ールド酸化膜30が形成され、フィールド酸化膜30の
エッジ部分がCVD酸化膜32により満たされるLOC
OS構造と成る。すなわち、狭いトレンチ20a,20
bではBOX分離によってアクチブ領域18間を分離さ
せ、広いトレンチ20c,20dではBOX分離とLO
COS分離を併用して、アクチブ領域18間を分離させ
る。
【0028】従って、LOCOS分離方法とBOX分離
方法を併用して半導体素子の分離領域を形成する方法
は、半導体素子の高集積化に要求される諸般の事項、す
なわち、平坦な表面、バーズビーク0等を満足させるだ
けではなく、トレンチの形成のための1回のホトリソグ
ラフィー工程のみが行われるので、平坦化工程が一層簡
単な分離技術である。
【0029】
【発明が解決しようとする課題】しかし、上記の分離領
域形成方法は、シリコン基板10にトレンチ20を形成
した後、CVD酸化膜32でトレンチを満たす時、複雑
な段階を行わなければならないという問題点がある。
【0030】即ち、基板を酸化させてトレンチ内に熱酸
化膜を形成する工程と、CVD酸化膜をトレンチ内に蒸
着しエッチバックして、トレンチ内に側壁を形成する工
程と、フィールド酸化工程を行って広いトレンチ内にフ
ィールド酸化膜を形成する工程と、さらにCVD酸化膜
を蒸着しエッチバックして、狭いトレンチはCVD酸化
膜で全部満たし、広いトレンチはCVD酸化膜とフィー
ルド酸化膜で満たす工程とを含む。従って、均一な構造
の分離領域を得ることができないし、多くの工程が行わ
れるので製品の価格上昇をもたらす問題点がある。
【0031】LOCOS分離技術の適用時に発生するバ
ーズビーク及びチャネルストップ不純物によるアクチブ
領域の侵食、そして寄生フィールドトランジスタの短チ
ャネルによる低いスループット電圧などの問題点と、ト
レンチにCVD酸化膜を満たすBOX分離技術の適用時
に発生するアクチブ領域の変化によるCVDの不均一な
エッチバック及び不均一な満たしなどの問題点を解決す
るのが本発明の目的である。すなわち、分離領域の下部
にシリコンが満たされた溝を形成して、物理的なアクチ
ブ領域のチャネル長さを拡張し、狭いアクチブ領域での
ローディング効果を得、かつ広いアクチブ領域での充填
の均一性及び平坦化を図り得る半導体素子の分離膜の構
造を提供することである。
【0032】本発明の他の目的は、アクチブ領域間の間
隔によってフィールド酸化膜の厚さが異なるように形成
される特性を利用して工程を単純化し、高集積化に適し
た半導体素子の分離膜の形成方法を提供することにあ
る。
【0033】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、シリコン基板上に熱酸化膜と窒化膜を順
次形成する工程と、ホトエッチング工程を行って基板を
互いに異なる間隔を置いて離れているアクチブ領域を区
画するとともに隣接するアクチブ領域の間にフィールド
領域を区画する工程と、アクチブ領域の間の窒化膜を除
去する工程と、1度目のフィールド酸化を施して、アク
チブ領域の間にアクチブ領域間の間隔によって互いに異
なる厚さを有するフィールド酸化膜を形成する工程と、
フィールド酸化膜のうち相対的に間隔が狭いアクチブ領
域間のフィールド酸化膜を除去してシリコン基板を露出
させ、相対的に間隔が広いアクチブ領域間の基板上には
フィールド酸化膜を残存させ、その残存するフィールド
酸化膜から基板を一部分露出させる工程と、露出された
基板をエッチングして間隔が狭いアクチブ領域の間には
トレンチを形成し、間隔が広いアクチブ領域の間のフィ
ールド領域の両側に溝を形成する工程と、各トレンチと
溝に絶縁体を満たす工程と、2度目のフィールド酸化を
施して各トレンチの上面に第1フィールド酸化膜を形成
し、各溝の上面と溝の間の基板上面にかけてフィールド
酸化膜を形成する工程と、アクチブ領域上に残っている
窒化膜を除去する工程とを含む。
【0034】また、本発明は、互いに離れているアクチ
ブ領域と、隣接するアクチブ領域の間にフィールド領域
とが区画されたシリコン基板を具備した半導体素子にお
いて、アクチブ領域上に形成された熱酸化膜と、相対的
に間隔が狭いアクチブ領域の間の基板に形成されたトレ
ンチと、相対的に間隔が広いアクチブ領域の間のフィー
ルド領域の両側の基板に形成された溝と、各トレンチ及
び溝の底面及び側面に形成された熱酸化膜と、各トレン
チの底面及び側面の熱酸化膜上に形成され、各溝の内部
に満たされた絶縁体と、各トレンチの内部に満たされた
絶縁体と、各トレンチの上面に形成された後膜の絶縁膜
と、各溝の上面及び溝の間の基板上面にかけて形成され
た後膜の絶縁膜と、を含む。
【0035】
【実施例】以下、添付図面に基づいて本発明の実施例を
詳細に説明する。図5は本発明の第1実施例による分離
膜が形成された半導体素子の断面構造図である。第1実
施例による半導体素子は、基板41上に互いに異なる間
隔を置いて多数のアクチブ領域ARと多数のフィールド
領域FRが区画され、相対的に小さい間隔のアクチブ領
域ARの間に区画されたフィールド領域FR1 にはトレ
ンチ45が形成され、相対的に大きい間隔のアクチブ領
域ARの間に区画されたフィールド領域FR2 の両側に
は溝46が形成される。
【0036】前記トレンチ45は絶縁体で満たされる
が、側面と底面にはポリシリコン膜48がコーティング
されており、トレンチ45の中心部はCVD酸化膜また
はCVD窒化膜のような絶縁膜49により満たされ、ト
レンチ45の両側の上面にはフィールド膜酸化膜50−
1が覆われる。溝46の下部にはポリシリコン膜48が
満たされ、その上部及び溝の間の基板は厚膜のフィール
ド酸化膜50−2で覆われている。
【0037】図7〜9は、本発明の第1実施例による半
導体素子の分離膜の形成工程図である。図7aを参照す
ると、シリコン基板41の表面上に熱酸化膜42を85
0℃、H2/O2の雰囲気で130Åの厚に成長させる。
熱酸化膜42上に低圧化学蒸着法LPCVDにより窒化
膜43を780℃で1400℃の厚にコーティングす
る。
【0038】図7bを参照すると、ホトエッチング工程
を行って素子のアクチブ領域ARとフィールド領域FR
を区分し、次に、CF4/CHF3のエッチング材でRI
Eエッチングして、フィールド領域の窒化膜43を除去
する。
【0039】図7cを参照すると、炉で1000℃、H
2/O2の雰囲気下でフィールド酸化膜44を成長させ
る。この時、アクチブ領域AR間の間隔が狭い場合、す
なわち幅が0.5μm以下の狭いフィールド領域FR1
では、相対的に薄い厚さをもつフィールド酸化膜44−
1が形成される。そして、アクチブ領域AR間の間隔が
広い場合、すなわち、幅が1.0μm以上の広いフィー
ルド領域FR2 では、相対的に厚い厚さをもつフィール
ド酸化膜44−2が形成される。大略的に、幅が0.5
μm以下のフィールド領域ではフィールド酸化膜44−
1が1800Åの厚に成長し、幅が1.0μm以上のフ
ィールド領域ではフィールド酸化膜44−2が2500
Åの厚に成長する。
【0040】前記のように、アクチブ領域AR間の間隔
が広いフィールド領域ではフィールド酸化の時の体積の
膨張によって生じるストレスがよく除去されるが、アク
チブ領域AR間の間隔が狭いフィールド領域では、スト
レスがうまく除去されないので、酸化膜が薄く形成され
る。このように、アクチブ領域AR間の間隔が狭くなる
につれてフィールド酸化膜が薄く形成されることをOx
ide thinnig現象と言う。
【0041】図21,22は、アクチブ領域AR間の間
隔によるフィールド酸化膜の厚さを走査電子顕微鏡(S
EM,Scanning Electron Micr
oscope)で撮影した写真で、フィールド酸化を1
000℃で行った場合のフィールド酸化膜の厚さを撮影
したものである。図21は、相対的にアクチブ領域間の
間隔が狭い場合に形成されたフィールド酸化膜を撮影し
たものであり、図22は相対的にアクチブ領域間の間隔
が広い場合に形成されたフィールド酸化膜を撮影したも
のである。図21,22を参照すると、アクチブ領域間
の間隔が狭ければ狭いほど、フィールド酸化膜が薄く形
成されることが分かる。
【0042】図23はアクチブ領域間の間隔が測定した
フィールド酸化膜の厚さとの関係を示すグラフである。
グラフのように、アクチブ間の間隔が1.2μmである
場合、フィールド酸化膜は5000Åの厚に形成され、
アクチブ領域間の間隔が0.45μmである場合、フィ
ールド酸化膜は3500Åに形成される。従って、アク
チブ領域間の間隔の狭さによってフィールド酸化膜の厚
さが相対的に薄く形成されることを測定値から分かる。
【0043】図7dを参照すると、BOE(Buffe
r Oxide etchant)に浸漬してフィール
ド酸化膜44を2000Å程度の厚さだけ除去する。従
って、アクチブ領域AR間の間隔が狭いフィールド領域
FR1 に形成された相対的に薄い厚さのフィールド酸化
膜44−1は全部除去されてシリコン基板41が露出さ
れ、アクチブ領域AR間の間隔が広いフィールド領域F
2 に形成された相対的に厚い厚さのフィールド酸化膜
44−2はシリコン基板41蒸に残るが、その両脇の薄
い部分は除去されてそこにシリコン基板41の一部が露
出する。これによって、基板がエッチングされ、トレン
チと溝が形成される部分とエッチングされない部分が区
分され、アクチブ領域AR間の間隔が狭いフィールド領
域FR1及び広いフィールド領域FR2 が自動的にアラ
インされる。
【0044】図8eを参照すると、窒化膜43をマスク
として露出されたシリコン基板41をHBr/Cl2
エッチング材でRIEエッチングする。アクチブ領域A
R間の間隔が狭いフィールド領域44−1では、基板の
露出された部分41−1がエッチングされてトレンチ4
5が形成され、アクチブ領域AR間の間隔が広いフィー
ルド領域FR2 では、残存するフィールド酸化膜44−
2の両側に露出された部分41−2がエッチングされて
溝46が形成される。この時、トレンチ45と溝46の
エッチングの深さは、素子の集積度によって絶縁特性の
規格に適するように決められるが、本発明では4000
Åである。フィールド酸化膜44−1のエッチングによ
りトレンチのコーナーがラウンド形となり、トレンチの
傾斜形成に有利である。
【0045】図8fを参照すると、トレンチ45と溝4
6の形成により露出された基板を850℃,H2/O2
雰囲気で熱酸化させ、130Åの厚の酸化膜47を形成
する。次に、寄生フィールドトランジスタ(Paras
itic field transistor)のスル
ープットの特性を改善するために、チャネルストップ用
の不純物をイオン注入する。n型MOSFET領域であ
る場合、ボロン(B)イオンを、p型MOSFET領域
である場合には、イン(p)イオンをイオン注入する。
【0046】図8gを参照すると、基板の全面にわたっ
てLPCVD法によりドープされないポリシリコン膜4
8を1500Åの厚に蒸着し、その上に高温酸化膜(H
igh Temperature Oxide,HT
O)49をCVD法で2000Åの厚に均一に蒸着す
る。酸化膜49の代わりに窒化膜を使用してもよい。狭
いフィールド領域FR1 に形成されたトレンチ46は、
高温酸化膜49によって完全に満たされてその平面が平
坦化され、広いフィールド領域FR2 ではその表面が平
坦化せず窪みが形成される。
【0047】図8hを参照すると、高温酸化膜49をプ
ラズマ異方性エッチングして、トレンチ45の内部にの
み高温酸化膜49を残す。これにより、トレンチ45の
内部を除いたポリシリコン膜48が露出される。
【0048】図9iを参照すると、露出されたポリシリ
コン膜48を窒化膜43が露出されるまで、異方性プラ
ズマエッチングする。トレンチ45の内側と溝46内に
ポリシリコン膜48が残る。
【0049】図9jを参照すると、1000℃,H2
2の雰囲気下でさらにフィールド酸化を実施して25
00Åの厚のフィールド酸化膜50を形成する。この
時、トレンチ45の内部に埋め込まれた高温酸化膜49
はこのフィールド酸化の時ストレスバッファ層として作
用する。最終的に、図9kのようにホットリン酸溶液
(Hot H3PO4)に浸漬して、酸化マスク用の窒下
膜43を除去する。アクチブ領域AR間の間隔が狭いフ
ィールド領域FR1 ではトレンチ46にドープされない
ポリシリコン膜48と高温酸化膜49が満たされ、上面
にフィールド酸化膜50−1に覆われた分離膜が形成さ
れ、アクチブ領域AR間の間隔が広いフィールド領域F
2 では溝46にポリシリコン膜48が満たされ、上面
にフィールド酸化膜50−2に覆われた分離膜が形成さ
れる。
【0050】図10〜12は、本発明の前記第1実施例
による半導体素子の分離膜を形成する別の工程図であ
る。この図に示される分離膜の形成工程においては、酸
化膜と窒化膜の間にストレスバッファ層としてドープさ
れないポリシリコン膜を使用することだけが、前に示さ
れた分離膜の形成工程と異なる。
【0051】図10aを参照すると、シリコン基板41
上に850,H2/O2の雰囲気で130Åの厚の酸化膜
42を成長させ、その上にLPCVD法により500Å
の厚のドープされないポリシリコン膜51と1400Å
の厚の窒化膜43を順次蒸着する。この時、ポリシリコ
ン膜51はストレスバッファ層として作用する。
【0052】図10bを参照すると、ホトエッチング工
程を行ってアクチブ領域ARとフィールド領域FRを区
画し、CF4/CF3でRIEエッチングしてフィールド
領域FRの窒化膜43を除去する。これによりフィール
ド領域のポリシリコン膜51が露出される。多数個のア
クチブ領域ARが基板41上に区画される。アクチブ領
域ARは互いに異なる間隔を置いて独立的に設けられ
る。
【0053】図10cを参照すると、1000℃,H2
/O2の雰囲気下で最初のフィールド酸化を行ってフィ
ールド酸化膜44を形成する。この時、アクチブ領域A
Rとアクチブ領域AR間の間隔が狭い場合、すなわち幅
が0.5μm以下の狭いフィールド領域FR1 では、相
対的に薄い厚さをもつフィールド酸化膜44−1が形成
される。そして、アクチブ領域AR間の間隔が広い場
合、すなわち幅が1.0μm以上の広いフィールド領域
FR2 では、相対的に厚い厚さをもつフィールド酸化膜
44−2が形成される。大略的に、幅が0.5μm以下
のフィールド領域では、フィールド酸化膜65−1が1
800Åの厚と成長し、幅が1.0μm以上のフィール
ド領域ではフィールド酸化膜65−2が2500Åの厚
と成長する。
【0054】図10dを参照すると、BOEに浸漬して
フィールド酸化膜44を2000Å程度の厚さだけ部分
的にエッチングする。アクチブ領域AR間の間隔が狭い
フィールド領域FR1 では、相対的に薄い厚さのフイー
ルド酸化膜44−1が全部除去されて基板41が全部露
出され、アクチブ領域AR間の間隔が広いフィールド領
域FR2 では、フィールド酸化膜44′−2が残存し、
基板41の一部分だけが露出される。
【0055】図11eを参照すると、露出された基板4
1−1を窒化膜43をマスクにしてエッチングして、ア
クチブ領域AR間の間隔が狭いフィールド領域FR1
トレンチ45を形成し、また残存するフィールド酸化膜
44′−2の両側の露出された基板41−2を窒化膜4
3と残存するフィールド酸化膜44′−2をマスクにし
てエッチングして、アクチブ領域AR間の間隔が広いフ
ィールド領域FR2 に溝46を形成する。露出された基
板のエッチングの時HBr/Cl2 でRIEエッチング
し、エッチング深さは4000Åである。
【0056】図11fを参照すると、トレンチ45及び
溝46の内面に850℃,H2/O2の雰囲気下で130
Åの厚の熱酸化膜47を形成する。基板の全面にわたっ
てチャネルストップ用の不純物をイオン注入する。
【0057】図11gでは、基板の全面にわたってLP
CVD法でドープされないポリシリコン48を1500
Åの厚に蒸着し、その上に絶縁体49を均一に2000
Åの厚に蒸着する。
【0058】図11hでは、異方性プラズマエッチング
してトレンチ45の内部を絶縁体49で完全に満たす。
絶縁体49として高温酸化膜または窒化膜が使用され
る。
【0059】図12iでは、ドープされないポリシリコ
ン膜48を窒化膜43が露出される時まで異方性プラズ
マエッチングする。
【0060】図12jを参照すると、H2/O2の雰囲気
下において2度目のフィールド酸化を行って2500Å
の厚をもつフィールド酸化膜50を形成する。
【0061】図12kのように、酸化マスク用の窒化膜
43とストレスバッファ層であるポリシリコン膜51を
除去して分離膜を形成する。
【0062】図10cのフィールド酸化工程の時窒化膜
43と酸化膜42の間に形成されたドープされないポリ
シリコン51が酸化し、後続のフィールド酸化膜の一部
分除去の工程時に窒化膜43と基板1の間の熱酸化膜4
2を通じた側面エッチング量を最小にすることができ
る。
【0063】図13は、本発明の第2実施例による半導
体素子の分離膜の断面構造図である。この実施例による
半導体素子の分離膜の構造は、アクチブ領域AR間の間
隔が狭いフィールド領域FR1 に該当する基板61には
トレンチ65が形成され、このトレンチ65の内面に
は、熱酸化膜67が形成され、さらにその内部はドープ
されないポリシリコン膜68で満たされ、ポリシリコン
膜68で満たされたトレンチ65の上面にはフィールド
酸化膜69−1が覆われている。アクチブ領域AR間の
間隔が広いフィールド領域FR2 では第1実施例と同様
に溝66が形成され、溝66の内面には熱酸化膜67が
形成され、その内部はドープされないポリシリコン膜6
8で満たされ、溝66の上面及び溝66の間の基板61
上面にはフィールド酸化膜69−2が覆われている。
【0064】図14〜16は、本発明の第2実施例によ
る半導体素子の分離膜の形成工程図である。この実施例
による図14a〜図15fの半導体素子の分離膜の形成
工程は、第1の実施例による図7a〜図8fの工程と同
一に進行する。
【0065】図15gを参照すると、図15fのように
トレンチ65と溝66の内面に熱酸化膜67を成長さ
せ、チャネルストップ用の不純物をイオン注入した後、
基板の全面にわたってLPCVD法によりドープされな
いポリシリコン膜68を3000Åの厚に蒸着する。こ
の実施例においては、ドープされないポリシリコン膜6
8をトレンチ65に全部満たされるように十分に厚く蒸
着してトレンチを平坦化させる。
【0066】図16hを参照すると、前記ドープされな
いポリシリコン膜68をHBr/Cl2 でRIE法によ
りエッチバックして、トレンチ65と溝66の内面にポ
リシリコン膜68を満たす。
【0067】図16iを参照すると、H2/O2の雰囲気
下で2度目のフィールド酸化を行って2500Åの厚の
フィールド酸化膜69を形成する。フィールド酸化膜6
9は、狭いフィールド領域FR1 のトレンチ65の上面
を覆い、広いフィールド領域FR2 の溝46及び溝の間
の基板上面を覆っている。アクチブ領域AR間の間隔が
狭いフィールド領域FR1 ではトレンチ65の側面と底
面に形成された熱酸化膜67と、トレンチ65の内部に
満たされたドープされないポリシリコン膜68と、及び
トレンチ65の上面を覆っているフィールド酸化膜69
−1とからなる分離膜の構造をもつ。アクチブ領域AR
間の間隔が広いフィールド領域FR2 では、溝66の側
面及び底面に形成された熱酸化膜67と、溝66の内部
に満たされたドープされないポリシリコン膜68と、及
び溝66の上面と溝66の間の基板61の上面にかけて
覆われているフィールド酸化膜69−2とからなる分離
膜の構造をもつ。
【0068】図17は本発明の第3実施例による半導体
素子の分離膜の断面構造図である。第3実施例による半
導体素子の分離膜の構造は、アクチブ領域AR間の間隔
が狭いフィールド領域FR1 に該当する基板81に形成
されたトレンチ85が単一のフィールド酸化膜89−1
により満たされた。アクチブ領域AR間の間隔が広いフ
ィールド領域FR2 では、第1及び第2実施例と同一の
構造の分離膜が形成される。
【0069】図18〜20は、本発明のさらに他の実施
例による半導体素子の分離膜の形成工程図である。第3
実施例による図18a−図19iの工程は、第1実施例
による図7a−図8fの工程と同一である。
【0070】図19gを参照すると、トレンチ85と溝
86の内面に熱酸化膜87を形成し、スループット特性
を向上させるためのチャネルストップ用の不純物をイオ
ン注入した後、基板の全面にわたってドープされないポ
リシリコン膜88をLPCVD法により2000Åの厚
に蒸着する。アクチブ領域AR間の間隔が狭いフィール
ド領域FR1 では、トレンチ85の側面と底面にのみド
ープされないポリシリコン膜88が形成され、トレンチ
85がポリシリコン膜88により完全に満たされない。
アクチブ領域AR間の間隔が広いフィールド領域FR2
では、溝46の内部にドープされないポリシリコン膜8
8が完全に満たされる。
【0071】図20hを参照すると、ドープされないポ
リシリコン膜88をRIE法でエッチバックして、アク
チブ領域AR間の間隔が狭いフィールド領域FR1 では
トレンチ85の両側の壁にポリシリコンの側壁88′を
形成し、アクチブ領域AR間の間隔が広いフィールド領
域FR2 では溝86の内部にドープされないポリシリコ
ン膜88が満たされる。
【0072】図20iを参照すると、2度目のフィール
ド酸化工程を行って各フィールド領域FRにフィールド
酸化膜69を形成する。アクチブ領域AR間の間隔が狭
いフィールド領域FR1 ではトレンチ85内のポリシリ
コンの側壁88を熱酸化させ、トレンチ85が単一のフ
ィールド酸化膜69−1で満たされる。
【0073】
【発明の効果】上記本発明によると、次のような効果が
得られる。 一、アクチブ領域間の間隔差によって互いに異なる厚さ
のフィールド酸化膜を形成して、一定の厚さだけを除去
し、シリコン基板を露出させ、シリコン基板の露出され
た部分を自己整合的にエッチングすることにより、間隔
が狭いところではトレンチを形成して絶縁体を満たし、
間隔が広いところではガードリング(Guard ri
ng)形の狭い溝を形成して絶縁体を満たし、溝の間の
基板上に絶縁膜を形成して分離膜を形成した。従って、
アクチブ領域間の間隔差に影響を受けない分離膜を形成
し得るので、従来のトレンチ工法の問題点であるローデ
ィング効果、すなわち、アクチブ領域間の間隔差による
充填の均一性及び平坦化の問題を解決することができ
る。
【0074】二、自己整合的に基板をエッチングするこ
とにより、トレンチと溝を形成するための異方性ウェッ
トエッチング方式を排除することができるので、従来の
トレンチとLOCOSを併用した分離膜の形成工程より
単純化し、工程の完成度を高めることができる。
【0075】三、トレンチの底面とコーナーの丸みをト
レンチ形成のためのエッチング時、エッチング条件によ
って制御せず、フィールド酸化の時生成されたバーズビ
ーク及び基板のラウンドをそのままトレンチに転写して
制御することにより、再現性のあるトレンチの丸みを制
御することができ、これによりトレンチの絶縁特性を向
上させることができる。
【0076】四、フィールド酸化膜の厚さを減少させて
バーズビークの長さを減少させ、これによりアクチブ領
域へのしみ込みの程度を減少させ、アクチブ領域間の間
隔が広いフィールド領域に溝を形成してドープされない
ポリシリコン膜を満たすことにより、寄生フィールドト
ランジスタの物理的なチャネルの長さを拡張させること
で、スループットの特性を向上させることができる。従
って、64M以上の集積度をもつDRAM素子を製造す
ることができる。
【図面の簡単な説明】
【図1】 LOCOS工程による分離膜の構造図であ
る。
【図2】 ストレスバッファ層としてポリシリコン膜を
使用したLOCOS工程による分離膜の構造。
【図3】 アクチブ領域に対するチャネルストップ用の
不純物の側面拡散量との関係を示す図面である。
【図4】 従来のLOCOSとBOXの分離技術を併用
した分離膜の形成構造図である。
【図5】 従来のLOCOSとBOXの分離技術を併用
した分離膜の形成構造図である。
【図6】 本発明の第1実施例によるLOCOSとBO
Xの分離技術を併用した分離膜の構造図である。
【図7】 図6に示した分離膜を形成するための一工程
図である。
【図8】 図6に示した分離膜を形成するための一工程
図である。
【図9】 図6に示した分離膜を形成するための一工程
図である。
【図10】 図6に示した分離膜を形成するための別の
工程図である。
【図11】 図6に示した分離膜を形成するための別の
工程図である。
【図12】 図6に示した分離膜を形成するための別の
工程図である。
【図13】 本発明の第2実施例によるLOCOSとB
OXの分離技術を併用した分離膜の構造図である。
【図14】 図13に示した分離膜を形成するための工
程図である。
【図15】 図13に示した分離膜を形成するための工
程図である。
【図16】 図13に示した分離膜を形成するための工
程図である。
【図17】 本発明の第3実施例によるLOCOSとB
OXの分離技術を併用した分離膜の構造図である。
【図18】 図10に示された分離膜を形成するための
工程図である。
【図19】 図10に示された分離膜を形成するための
工程図である。
【図20】 図10に示された分離膜を形成するための
工程図である。
【図21】 アクチブ領域間の間隔によるフィールド酸
化膜の厚さを走査電子顕微鏡で測定した写真である。
【図22】 アクチブ領域間の間隔によるフィールド酸
化膜の厚さを走査電子顕微鏡で測定した写真である。
【図23】 アクチブ領域間の間隔によってフィールド
酸化膜の厚さとの関係を示すグラフである。
【符号の説明】
41,61,81…基板、42,62,82…熱酸化
膜、43,63,83…窒化膜、44,50,64,6
9,84,89…フィールド酸化膜、45,65,85
…トレンチ、46,66,86…溝、47,67,87
…熱酸化膜、48,51,68…ドープされないポリシ
リコン膜、49…高温酸化膜。

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】 シリコン基板上に熱酸化膜と窒化膜を順
    次形成する工程と、 ホトエッチング工程を行って、基板に互いに異なる間隔
    をおいて離れているアクチブ領域を区画し、同時に隣接
    するアクチブ領域の間にフィールド領域を区画する工程
    と、 アクチブ領域の間の窒化膜を除去する工程と、 1度目のフィールド酸化をして、アクチブ領域の間にア
    クチブ領域間の間隔によって互いに異なる厚さを有する
    フィールド酸化膜を形成する工程と、 フィールド酸化膜のうち相対的に間隔が狭いアクチブ領
    域間のフィールド酸化膜を除去してシリコン基板を露出
    させ、相対的に間隔が広いアクチブ領域間の基板上には
    フィールド酸化膜を残存させ、その残存するフィールド
    酸化膜の間の基板を一部分露出させる工程と、 露出された基板をエッチングして、間隔の狭いアクチブ
    領域の間のフィールド領域にはトレンチを形成し、間隔
    の広いアクチブ領域の間のフィールド領域の両側に溝を
    形成する工程と、 各トレンチと溝に絶縁体を満たす工程と、 2度目のフィールド酸化をして、各トレンチの上面にフ
    ィールド酸化膜を形成するとともに、各溝の上面と溝の
    間の基板上面に第2フィールド酸化膜を形成する工程
    と、 アクチブ領域上に残っている窒化膜を除去する工程と、
    を含むことを特徴とする半導体素子の分離膜の形成方
    法。
  2. 【請求項2】 互いに異なる間隔を置いて離れているア
    クチブ領域と、隣接するアクチブ領域の間にフィールド
    領域が区画されたシリコン基板を具備した半導体素子に
    おいて、 アクチブ領域上に形成された熱酸化膜と、 相対的に間隔が狭いアクチブ領域の間の基板に形成され
    たトレンチと、 相対的に間隔が広いアクチブ領域の間のフィールド領域
    の両側の基板に形成された溝と、 各トレンチ及び溝の内部の底面及び側面に形成された熱
    酸化膜と、 各トレンチ及び溝の内部に詰められた絶縁体と、 各トレンチの上面に形成された後膜の第1絶縁膜と、 各溝の上面及び溝の間の基板の上面にかけて形成された
    後膜の第2絶縁膜と、を含むことを特徴とする半導体素
    子の分離膜の構造。
  3. 【請求項3】 シリコン基板上に熱酸化膜と窒化膜を順
    次形成する工程と、 ホトエッチング工程を行って、基板を互いに異なる間隔
    を置いて離れている多数個のアクチブ領域を区画し、同
    時に隣接するアクチブ領域の間にフィールド領域を区画
    する工程と、 アクチブ領域の間の窒化膜を除去する工程と、 1度目のフィールド酸化をして、アクチブ領域の間にア
    クチブ領域間の間隔によって互いに異なる厚さをもつフ
    ィールド酸化膜を形成する工程と、 フィールド酸化膜のうち相対的に間隔が狭いアクチブ領
    域間にはフィールド酸化膜を除去してシリコン基板を露
    出させ、相対的に間隔が狭いアクチブ領域間の基板上に
    はフィールド酸化膜を残存させ、その残存するフィール
    ド酸化膜の間の基板を一部分露出させる工程と、 露出された基板をエッチングして、間隔が狭いアクチブ
    領域の間のフィールド領域にはトレンチを形成し、間隔
    が広いアクチブ領域の間に溝を形成する工程と、 基板の全面にわたって第1絶縁体と第2絶縁体を蒸着す
    る工程と、 第1絶縁体と第2絶縁体をエッチングして、各トレンチ
    と溝を絶縁体で満たす工程と、 2度目のフィールド酸化をして、各トレンチの上面に第
    1フィールド酸化膜を形成し、かつ各溝の上面と溝の間
    の基板の上面とに第2フィールド酸化膜を形成する工程
    と、 アクチブ領域上に残っている窒化膜を除去する工程と、
    を含むことを特徴とする半導体素子の分離膜の形成方
    法。
  4. 【請求項4】 互いに異なる間隔を置いて離れているア
    クチブ領域と、隣接するアクチブ領域の間にフィールド
    領域が区画されたシリコン基板を具備した半導体素子に
    おいて、アクチブ領域上に形成された熱酸化膜と、 相対的に間隔が狭いアクチブ領域の間の基板に形成され
    たトレンチと、 相対的に間隔が広いアクチブ領域の間に該当するフィー
    ルド領域の両側の基板に形成された溝と、 各トレンチ及び溝の底面及び側面に形成された熱酸化膜
    と、 各トレンチの底面及び側面の熱酸化膜上に形成され、各
    溝の内部に詰められた第1絶縁体と、 各トレンチの内部に満たされた第2絶縁体と、 各トレンチの上面に形成された後膜の第1絶縁膜と、 各溝の上面及び溝の間の基板上面にかけて形成された後
    膜の絶縁膜と、を含むことを特徴とする半導体素子の分
    離膜の構造。
  5. 【請求項5】 シリコン基板上に熱酸化膜と窒化膜を順
    次形成する工程と、 ホトエッチング工程を行って基板を互いに異なる間隔を
    置いて離れているアクチブ領域を区画し、同時に隣接す
    るアクチブ領域の間にフィールド領域を区画する工程
    と、 アクチブ領域の間の窒化膜を除去する工程と、 1度目のフィールド酸化をして、アクチブ領域の間にア
    クチブ領域間の間隔によって互いに異なる厚さをもつフ
    ィールド酸化膜を形成する工程と、 フィールド酸化膜のうち相対的に間隔が狭いアクチブ領
    域間のフィールド酸化膜はすべて除去してシリコン基板
    を露出させ、相対的に間隔が広いアクチブ領域間の基板
    上にはフィールド酸化膜を残存させ、その残存するフィ
    ールド酸化膜の間の基板を一部分を露出させる工程と、 露出された基板をエッチングして、間隔が狭いアクチブ
    領域の間にトレンチを形成し、間隔が広いアクチブ領域
    の間のフィールド領域の両側に溝を形成する工程と、 基板の全面にわたって各トレンチと溝を完全に満たし得
    るように絶縁体を厚く蒸着する工程と、 絶縁体を異方性エッチングして、各トレンチと溝を絶縁
    体で満たす工程と、 2度目のフィールド酸化をして、各トレンチの上面に第
    1フィールド酸化膜を形成し、各溝の上面と溝の間の基
    板上面とに第2フィールド酸化膜を形成する工程と、 アクチブ領域上に残っている窒化膜を除去する工程と、
    を含むことを特徴とする半導体素子の分離膜の形成方
    法。
  6. 【請求項6】 シリコン基板上に熱酸化膜と窒化膜を順
    次形成する工程と、 ホトエッチング工程を行って、基板を互いに異なる間隔
    を置いて離れているアクチブ領域を区画すると同時に、
    隣接するアクチブ領域の間にフィールド領域を区画する
    工程と、 アクチブ領域の間の窒化膜を除去する工程と、 1度目のフィールド酸化をして、アクチブ領域の間にア
    クチブ領域間の間隔によって互いに異なる間隔をもつフ
    ィールド酸化膜を形成する工程と、 フィールド酸化膜のうち相対的に間隔が狭いアクチブ領
    域間のフィールド酸化膜はすべて除去してシリコン基板
    を露出させ、相対的に間隔が広いアクチブ領域間の基板
    上にはフィールド酸化膜を残存させ、その残存するフィ
    ールド酸化膜の間の基板を一部分露出させる工程と、 露出された基板をエッチングして、間隔が狭いアクチブ
    領域の間にトレンチを形成し、間隔が広いアクチブ領域
    の間のフィールド領域の両側に溝を形成する工程と、 基板の全面にわたって各溝を完全に満たし得るように絶
    縁体を厚く蒸着する工程と、 絶縁体を異方性エッチングして、各トレンチの側面に側
    壁を形成し、溝を絶縁体で詰める工程と、 2度目のフィールド酸化をして、各トレンチの上面に第
    1フィールド酸化膜を形成し、各溝の上面と溝の間の基
    板上面に第2フィールド酸化膜を形成する工程と、 アクチブ領域上に残っている窒化膜を除去する工程と、
    をさらに含むことを特徴とする半導体素子の分離膜の形
    成方法。
  7. 【請求項7】 互いに異なる間隔を置いて離れているア
    クチブ領域と、隣接するアクチブ領域の間にフィールド
    領域が区画されたシリコン基板を備えた半導体素子にお
    いて、アクチブ領域上に形成された熱酸化膜と、 相対的に間隔が狭いアクチブ領域の間の基板に形成され
    たトレンチと、 相対的に間隔が広いアクチブ領域の間に該当するフィー
    ルド領域の両側の基板に形成された溝と、 溝の底面及び側面に形成された熱酸化膜と、 各溝の内部に詰められた絶縁体と、 各トレンチ内に満たされ、上面を覆っている後膜の第1
    絶縁膜と、 各溝の上面及び溝の間の基板上面に形成された後膜の第
    2絶縁膜を含むことを特徴とする半導体素子の分離膜の
    形成方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998008252A1 (en) * 1996-08-22 1998-02-26 Advanced Micro Devices, Inc. Method for differential fieldox growth
US6440819B1 (en) 1998-03-03 2002-08-27 Advanced Micro Devices, Inc. Method for differential trenching in conjunction with differential fieldox growth
JP2011199047A (ja) * 2010-03-19 2011-10-06 Fujitsu Semiconductor Ltd 半導体装置

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09298195A (ja) * 1996-05-08 1997-11-18 Mitsubishi Electric Corp 半導体装置及びその製造方法
KR100230745B1 (ko) * 1996-11-27 1999-11-15 김영환 반도체 디바이스의 소자 분리막 형성 방법(Method for isolating semiconductor device)
US5910018A (en) * 1997-02-24 1999-06-08 Winbond Electronics Corporation Trench edge rounding method and structure for trench isolation
JPH10303291A (ja) * 1997-04-25 1998-11-13 Nippon Steel Corp 半導体装置及びその製造方法
US6175147B1 (en) * 1998-05-14 2001-01-16 Micron Technology Inc. Device isolation for semiconductor devices
US6097069A (en) * 1998-06-22 2000-08-01 International Business Machines Corporation Method and structure for increasing the threshold voltage of a corner device
US5998848A (en) * 1998-09-18 1999-12-07 International Business Machines Corporation Depleted poly-silicon edged MOSFET structure and method
DE19918671B4 (de) 1999-04-23 2006-03-02 Giesecke & Devrient Gmbh Vertikal integrierbare Schaltung und Verfahren zu ihrer Herstellung
US6221736B1 (en) * 1999-12-09 2001-04-24 United Semiconductor Corp. Fabrication method for a shallow trench isolation structure
KR100381850B1 (ko) * 2000-08-29 2003-04-26 삼성전자주식회사 트렌치 소자 분리형 반도체 장치 및 그 형성방법
US6521518B1 (en) * 2001-09-04 2003-02-18 Macronix International Co., Ltd. Method of eliminating weakness caused by high density plasma dielectric layer
KR20020000740A (ko) * 2001-09-24 2002-01-05 서종원 생약제와 곡물을 이용한 식욕항진성 생약제 조성물의제조방법 및 그 조성물
US6534834B1 (en) * 2001-12-19 2003-03-18 Agere Systems, Inc. Polysilicon bounded snapback device
KR100873355B1 (ko) * 2002-07-04 2008-12-10 매그나칩 반도체 유한회사 반도체 소자의 소자분리막 형성방법
JP2006066726A (ja) 2004-08-27 2006-03-09 Toshiba Corp 半導体装置の製造方法及び半導体基板
US7687370B2 (en) * 2006-01-27 2010-03-30 Freescale Semiconductor, Inc. Method of forming a semiconductor isolation trench
US8461661B2 (en) * 2009-04-06 2013-06-11 Polar Semiconductor, Inc. Locos nitride capping of deep trench polysilicon fill
CN102142377B (zh) * 2011-01-30 2013-04-17 福建福顺微电子有限公司 一种功率mos器件硅沟槽制作方法
CN109326595B (zh) * 2017-07-31 2021-03-09 联华电子股份有限公司 半导体元件及其制作方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6060735A (ja) * 1983-09-14 1985-04-08 Oki Electric Ind Co Ltd 半導体集積回路装置の製造方法
JPS60241231A (ja) * 1984-05-15 1985-11-30 Nippon Telegr & Teleph Corp <Ntt> 半導体集積回路装置の製法
JPS6167932A (ja) * 1984-09-12 1986-04-08 Oki Electric Ind Co Ltd 半導体集積回路装置の製造方法
JPS62217629A (ja) * 1986-03-19 1987-09-25 Fujitsu Ltd 半導体装置
JPS6358851A (ja) * 1986-08-29 1988-03-14 Oki Electric Ind Co Ltd 半導体集積回路装置の製造方法
JPH01295438A (ja) * 1988-05-24 1989-11-29 Matsushita Electric Ind Co Ltd 半導体装置の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5935445A (ja) * 1982-08-24 1984-02-27 Nippon Telegr & Teleph Corp <Ntt> 半導体装置の製造方法
JPS6054453A (ja) * 1983-09-05 1985-03-28 Oki Electric Ind Co Ltd 半導体集積回路装置の製造方法
FR2566179B1 (fr) * 1984-06-14 1986-08-22 Commissariat Energie Atomique Procede d'autopositionnement d'un oxyde de champ localise par rapport a une tranchee d'isolement
US4561172A (en) * 1984-06-15 1985-12-31 Texas Instruments Incorporated Integrated circuit fabrication method utilizing selective etching and oxidation to form isolation regions
IT1200725B (it) * 1985-08-28 1989-01-27 Sgs Microelettronica Spa Struttura di isolamento in dispositivi mos e procedimento di preparazione della stessa
US4892614A (en) * 1986-07-07 1990-01-09 Texas Instruments Incorporated Integrated circuit isolation process

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6060735A (ja) * 1983-09-14 1985-04-08 Oki Electric Ind Co Ltd 半導体集積回路装置の製造方法
JPS60241231A (ja) * 1984-05-15 1985-11-30 Nippon Telegr & Teleph Corp <Ntt> 半導体集積回路装置の製法
JPS6167932A (ja) * 1984-09-12 1986-04-08 Oki Electric Ind Co Ltd 半導体集積回路装置の製造方法
JPS62217629A (ja) * 1986-03-19 1987-09-25 Fujitsu Ltd 半導体装置
JPS6358851A (ja) * 1986-08-29 1988-03-14 Oki Electric Ind Co Ltd 半導体集積回路装置の製造方法
JPH01295438A (ja) * 1988-05-24 1989-11-29 Matsushita Electric Ind Co Ltd 半導体装置の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998008252A1 (en) * 1996-08-22 1998-02-26 Advanced Micro Devices, Inc. Method for differential fieldox growth
US6440819B1 (en) 1998-03-03 2002-08-27 Advanced Micro Devices, Inc. Method for differential trenching in conjunction with differential fieldox growth
JP2011199047A (ja) * 2010-03-19 2011-10-06 Fujitsu Semiconductor Ltd 半導体装置

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US5646052A (en) 1997-07-08
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