JPS60241231A - 半導体集積回路装置の製法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明の分野 本発明は、半導体基板の主面側に素子分離用絶縁層を形
成している構成を右づる半導体集積回路装置の製法の改
良に関する。

本発明の背明 半導体基板の主面側に素子力Ｐ′Ｊ＋用絶縁層を形成し
ている構成を有する半導体集積回路装置の製法として、
従来、第１図を伴なって次に述べる工程を含んで半導体
集積回路装置を製造する次の方法が提案されている。

づなわち、例えばシリコンでなる半導体基板１を予め用
意する（第１図Ａ）。

しかして、その半導体基板１の主面２−ヒに、所要のパ
ターンを有づる半導体基板１の酸化をＭ止１”るマスク
層３を形成する（第１図Ｂ）。

この場合、マスク層３は、シリコン酸化物でなるＨ４ど
、シリコン窒化物でなる腑５とがそれらの順にｆｉ層さ
れている構成を有する。

次に、単導体基板１に対するマスク層３をマスクどする
熱酸化処理によって、半導体基板１の主面２側に、半導
体基板１の材料の酸化物であるシリ−コン酸化物でなる
素子分離用絶縁層６を形成する（第１図Ｃ）。

う上の工程を含んで・半導体基板１の主面２側に素子分
前用絶縁層６を形成している構成を有する半導体集積回
路装置を製造する。

以上が、従来提案されている半導体集積回路装置の製法
の１つである。

このような従来の半導体集積回路装置の製法によれば、
半導体基板１の主面２側に素子分離用絶縁層６を形成す
る工程（第１図Ｃ）において、マスク層３の側面がシリ
コン酸化物でなる層４の側面を含んでいるので、素子分
離用絶縁層６が、マスク層３下まで、いわ匝るバーズビ
ーク７を形成（−るように延長しＣ形成される。

このため、素子分離用絶縁層６を、１μｍ以下の小さな
幅を有するものに形成することが困難であった。

よって、第１図に示す上述した従来の半導体集積回路装
置の製法の場合、半導体集積回路装置を高密度に製造す
るのに一定の限痕があった。

また、従来、単導体基板の主面側に素子分前用絶縁層を
形成している構成を有する半導体集積回路装置の製法と
して、第２図を伴なって次に述べる工程を含＾、で半導
体集積回路装置を製造する次の方法も提案されている。

寸なわら、第１図Ａの場合と同様に、例えばシリコンで
なる半導体基板１を予め用意する（第２図へ）。

しかして、その半導体基板１上に、第１図Ｂの場合と同
様に、シリコン酸化物でなる層４とシリコン窒化物でな
る層５とが積層されている構成を有するマスク層３を形
成する（第２図Ｂ）次に、マスク層３の側面上に、半導
体基板１の酸化をｌ止するシリコン窒化物でなるマスク
ｖ８を形成する（第２図Ｃ）。

次に、第１図Ｃの場合に準じで、半導体基板１に対する
マスク層３及び８をマスクとする熱酸化処理によっＣ１
半導体基板１の主面２側に、シリコン酸化物でなる素子
分離用絶縁層６を形成する（第２図Ｃ）。

以上の工程を含んで、半導体基板１の主面２側に素子分
離用絶縁Ｗｒ１６を形成している構成を有する半導体集
積回路装置を製造する。

以上が、従来提案されている半導体集積回路装置の製法
の他の１つである。

このような従来の半導体集積回路装置の製法によれば、
半導体基板１の主面２側に素子分前用絶縁層６を形成す
るＴ稈（第２図Ｄ）において、マスク層３の側面がシリ
コン酸化物でなる膚４の側面を含んでいるとしても、そ
のマスク層３の側面上にシリコン窒化物でなやマスク層
８が形成されているので、素子分前用絶縁層６が、マス
ク層３下はもちろんマスク層８下にも延長して形成され
ないか延長して形成されるとしても僅かに延長してしか
形成されない。このため、第１図で上述した従来の半導
体集積回路装置の製法の欠点を有さず、従って、素子分
離用絶縁層６を、１μｍ以下の小さな幅を有するものに
形成することができる。

しかしながら、第２図に示り上述しｌこ従来の半導体集
積回路装置の製法の場合、素子分前用絶縁層６以外に素
子分前させるための手段を形成づるｌｆｆ１を含んでい
ないのＣ１一方、上述したように素子分離用絶縁層６を
１μｍ以下の小さな幅を有するものに形成し、た場合、
例えば半導体基板１の素子分前用絶縁層６を挾んだ素子
形成領域に不純物拡散層が素子分離用絶縁層６に接して
または近接して形成されている場合、それら不純物拡散
層間にパンチスルーが生じ／ｊすし、従って、素子分離
用絶縁層（５が確実に素子分離をしているものとして形
成されてない。

従って、素子分離用絶縁層６を１μｍ以下の小さな幅を
有するものに形成することができても、素子分前用絶縁
層６を１μｎｌ以」−の大なる幅を有づるムのに形成り
るのを予備なくされる。

よって、第２図に示す従来の半導体集積回路装置の製法
の場合も、第１図に示づ従来の半）η体集積回路装置の
製法の場合と同様に、半導体集積回路装置を高密度に製
造りるのに一定の限度があった。

さらに、従来、半導体基板の主面側に素子分離用絶縁層
を形成している構成を有する半導体集積回路装的の製法
として、第３図を伴なって次に述べる工程を含んで半導
体集積回路装置を製造する次の方法も提案されている。

すなわち、第１図Ａ（７）場合と同様に、−えばシリコ
ンでなる半導体基板１を予め用意する（第３図へ）。

しかして、その半導体基板１の主面２上に、所要のパタ
ーンを有するマスク層９を形成する（第３図Ｂ）。　次
に、半導体基板１に対するマスク層９をマスクとするエ
ツチング処理によッテ、格子分＃ｔＪＴ］漏１０ヲ形成
ｔ７）（１３図ｃ）次に、マスク層９を除去して後また
は除去する前に素子分離用溝１０内に、それを埋めるよ
うに、例えばシリコン酸化物でなる素子分離用絶縁層１
１を、ＣＶＤ法を用いて形成する（第３図Ｄ）。

以」−のＴ桿を含んで、半導体基板１の主面２側に素子
分離用絶縁層６を形成している構成を有する半導体集積
回路装置を製造する。

以上が、従来提案されている半導体集積回路装置の製法
のさらに他の１つである。

このような従来の半導体集積回路装置の製法によれば、
半導体基板１上にマスク層９を形成する］７程（第３図
Ｂ）において、そのマスク層９を、素子分離用溝１０が
十分幅狭を有づ−るものとして形成されるように、形成
するのに一定の限度を有し、このため、半導体基板１に
素子分離用溝１０を形成する工程（第３図Ｃ）においで
、その素子分離用溝１０を幅狭のものに形成す゛るのに
一定の限度を右し、従って、桑子分＃１用絶縁層１１を
小なる幅を右４るものとして形成するのに一定の限度を
右しでいた。

よって、第３図に示す従来の半導体集積回路３Ａ＠の製
法の場合も、半導体集積回路装置を高密度に形成するの
に一定の限度があった。

本発明の開示 よって、本発明は、上述した欠点のない新規な半導体集
積回路装置の製法を提案せんとするものであるわ 本発明による半導体集積回路装置の製法によれば、次の
方法によって半導体集積回路ｉｉ！ｉｎを製造する。

すなわち、半導体基板の主面上に、所要のパターンを有
する半導体基板の酸化を阻止する第１のマスク層を形成
づる工程と、その第１のマスク層の側面上に、半導体基
板の酸化を阻Ｊする第２のマスク層を形成１゛る工程と
、半導体基板に対する第１及び第２のマスク層をマスク
とする酸化処理によって、半導体基板の主面側に、半導
体基板の材料の酸化物でなる第１の素子分離用絶縁層を
形成するＴＰｉ＋と、第２のマスク層を、第１のマスク
層の側面にから除去する■稈と、半導体基板に対する第
１のマスク層と第１の素子分前用絶縁層どをマスクとす
るエツチング処理によって、半導体基板に、マスク層と
素子分離用絶縁層との間において、素子分離用溝を形成
する工程と、素子分離用溝内に、少くともその側面上に
延長しかつ開１］端側を１３１１塞するように延長して
いる第２の素子分離用絶縁層を形成する工程とを含んで
、半導体集積回路装置を製造する。

このような本発明による半導体集積回路Ｍ囮の製法によ
れば、第１のマスク層を形成して後、第１及び第２の素
子分離用絶縁層を自己整合的に形成することができるの
で、容易に第１及び第２の素子分離用絶縁層を形成す゛
ることかできる、という特徴を有する。

また、本発明による半導体集積回路装置の製法によれば
、第１の素子分前用絶縁層を第１のマスク層の外箱１の
マスク層をマスクとして形成するので、第１の素子分離
用絶縁層が第２図で上述した従来の半導体集積回路装置
の製法の場合ど同様に、第１のマスク層下はもちろん第
２のマスク層下にも延長しないか延長しても僅かしか延
長していないものとして形成されるので、第１の素子分
離用絶縁層を第２図で上述した従来の半導体集積回路装
置の製法の場合と同様に、１μｍ以下の小さな幅に形成
することができる。さらに、素子分離用溝が第２のマス
ク層の厚さに応じた幅で形成されるので、素子分離用溝
を十分幅狭に形成することがぐき、従って、第２の素子
分離用絶縁層十分幅狭に形成することができる。

従って、″ｉ’ＩＸ体集積回体肢積回路装置た従来の半
導体集積回路装置の製法の場合に比し格段的に高密度に
、ｄつ容易に製造することができる、という特徴を有す
る。

その伯、本発明の特徴、利益は、以下本発明の実施例を
述べるところから、明らかとなるであろう。

本発明の好適イ【実施例− 実施例１ 第４図へへ・Ｉ」は、本発明による半導体集積回路装置
の第１の実施例を示す。

第４図Ａ〜ト１に示す本発明による半導体集積回路装置
の第１の実施例は、以下述べる工程を含んで、半導体集
積回路装置を製造する。

すなわち、第１図Δの場合ど同様に、例えばシリ」ンで
４Ｔる半導体基板１を予め用意する（第４図Ａ）、。

しかして、その半導体基板１上に、第１図Ｂの場合と同
様に、所要のパターンを有Ｊる半導体基板１の酸化を■
」Ｌするマスク層３を形成する（第４図Ｂ）。ただし、
この場合、マスク層３は、−例とし、シリコン酸化物で
なる層２１とシリコン窒化物でなる層２２と、シリコン
酸化物でなりかつ燐を添加している層２３ど、シリコン
窒化物でなる層２４とがそれらの順に積層されている構
成を有し、それ自体は公知の例えばフォトレジストでな
るマスク層ど、ＣＦ　ｈガスとＨ，ガスとの混合ガスを
用いた反応性イオン１ツヂング法とを適用したパターニ
ングにに一）で形成！［る。

次に、マスク層３の側面上に、半導体基板１の酸化を閉
止する、例えばシリコン窒化物でなるマスク層２５を形
成覆る（第４図Ｃ）。この場合、マスク層２５は、−例
と１ノで、半導体基板１上に、マスク層３を覆って延良
Ｉノでいるシリコン窒化物でなる層を、それ自体は公知
のＣＶＤ法によって形成１ノ、次に、そのシリ」ン窒化
物で４ｉる層に対して、それ自体は公知の例えばＣｒｔ
　ガスとＨ，ガスとの混合ガスを用いた反応性イオン、
Ｌツチング処理を施づことによって形成する。ただ（）
、この場合、狭い相隣るマスク層３間の間隔が形成して
いる相隣るマスク層３の側面上にそれぞれ形成されてい
るマスク層２５は、第４図Ｃの左側にみられるように、
互に連接して形成される。

次に、必要に応じて、半導体基板１をマスク層３及び２
どどもに洗浄して後、半導体基板１に対するマスクＢ３
及び２５をマスクとする酸化処理によって、半導体基板
１の主面２側に、半導体基板１の材料でなる酸化物であ
るシリコン酸化物でなる素子分離用絶縁層２６を形成す
るく第４図Ｄ）。この場合、酸化処理は、−例として湿
った酸素雰囲気中で゛の１０００τ〕の温度による１８
０分の熱酸化処理どし得る。このような熱酸化処理によ
れば、素子分離用絶縁層２６を約６００μｍの厚さに形
成づることができる。なお、この場合、図示しないが、
マスク層３及び２５の表面に、薄いシリコン酸化物でな
る層が形成されている。

次にマスク層３及び２５の表面に形成されている薄いシ
リコン酸化物でなる層を弗酸系溶液で除去して後、マス
ク層２５を、マスク層３のシリコン窒化物でなる総２４
とともに、熱燐酸によって除去し、半導体基板１を、マ
スク層３と素子分離用絶縁層２との間において露呈させ
、続いて、半導体基板１に対するそれ自体は公知のＰ型
不純物イオンの油入処理を行うことによって、半導体基
板１のマスク層３ど素子分離用絶縁層２６との間の領域
内に、高濃度にＰ型の不純物の導入された不純物導入領
域２７をチャンネル形成防止用領域どして形成する（第
４図Ｅ）。

次に、半導体基板１に対するマスク層３と素子分離用絶
縁層２６とをマスクどするエツチング処理によって、半
導体基板１に、その主面２側から、マースフ層３ど素子
分離用絶縁層２６との間に８３いて、素子分離用溝２８
を形成する（第４図Ｆ）。この場合、エツチング処理は
、それ自体は公知の反応性イオンエツチング処理どし得
る。

次に、必要に応じて、半導体基板１に対する例えば弗酸
と硝酸との混合液を用いたエツチング処理を軽く行って
、素子分前用溝２８の内面に形成されているダメージ層
や汚染層を除去し、続いて、マスク層３の燐を導入して
いるシリコン酸化物でなる層２３に対する、その層２３
と素子分離用絶縁層２６との間で大なるエツチング速度
の灰なる弗酸を含む溶液を用いたエツチング処理によっ
て、層２３を除去して後、半導体基板１に対する熱酸化
処理によって、素子分離用溝２８の内面にシリコン酸化
物でなる層２９を形成する（第４図Ｇ）。

次に、半導体基板１−ヒに、マスク層３及び素子分前用
絶縁層２６を覆って延長し、かつ素子分離用溝２８内に
Ｃれを上述した層２９を介して埋ｍ−ｔするように延長
しているシリコン酸化物でなる層を、ＣＶＤ法によって
形成し、次に、その層及びマスクＨ３に対する反応性イ
オンエツチング処理を行って、マスク層３を半導体基板
１上から全く除去するとともに、シリコン酸化物でなる
層を、素子分離用溝２８内のみに、上面が半導体基板１
の主面２と略々同じ面上に延長するように、上述した層
２９を介して、シリコン酸化物でなる総３０として残し
、かくて、層２９及び３０による素子分前用溝２８内に
、その側面上に延長しかつ開［Ｊ端側を閉寒するように
延長している素子分離用絶縁層３１を形成する（第４図
Ｈ）。

以上の工程を含んで、半導体基板１の主面２側に素子分
離用絶縁層２６を形成している構成を有する半導体４Ｊ
！積回路装置を製造する。

以上が本発明による半導体集積回路装置の製法の、第１
の実施例である。

このような本発明による半導体集積回路装置の第１の実
施例によれば、半導体基板１上にマスク層３を形成して
後、素子分離用絶縁層２６及び３１を自己整合的に形成
３１”ることができるので、それら素子分離用絶縁層２
６及び３１を容易に形成Ｊることがでさる、という特徴
を有する。

また、第４図へ・〜１（に示１′本発明による半導体集
積回路装置の製法によれば、素子分離用絶縁ＩＦＪ２６
が、マスクＨ３の外マスク層２５をマスクとして形成さ
れるので、その素子分離用絶縁層２６が、第２図で−［
述した従来の半導体集積回路装置の製法の場合に形成さ
れる素子分離用絶縁層６と同様に、マスク層３下はもち
ろんマスク層２５下にも延長していないが延長している
としても僅かしか延長していないものとして形成される
。このため、素子分離用絶縁層２６を第２図で上述した
従来の半導体集積回路装置の製法の場合に形成される素
子分離用絶縁層６ど同様に、１μＩＩｌ以下の小さな幅
に形成す°ることができる。また、素子分離用溝２８が
マスクＭ４２５の厚さに応じた幅で形成されるので、素
子分離用溝２８を十分幅狭に形成することができ、従っ
て、素子分Ｎｔ＃Ｉ絶縁層３１を十分幅狭に形成するこ
とができる。

従って、半導体集積回路装面を第１図、第２図及び第３
図で前述した従来の半導体集積回路装置の製法に比し格
段的に高密度に、かつ容易に製造することができる。

さらに、第４図Ａ〜１」に示す本発明による半導体集積
回路装置の製法によれば、半導体集積回路装置を、半導
体基板１の主面２側に素子分路用絶縁層２６が形成され
ているとともに、半導体基板１に素子分離用溝２が形成
され、その素子分離用溝２８内に素子分離用絶縁ＦＩ３
１が形成されている構成を有するものとして製造してい
るので、その半導体集積回路装置が、第２図で上述した
従来の半導体集積回路装置の製法によって製造される半
導体集積回路装置のように、素子分前用絶縁層が確実に
素子分離をしていないものとして形成されない、という
特徴をも併せ有する。

実施例２ 次に、第５図を伴なって本発明による半導体集積回路装
置の製法の第２のしつれいを述べよう。

第５図において、第４図Ａ−Ｈとの対応部分には同一符
号を付して詳細説明を省略する。

第５図に示す本発明による半導体集積回路装置の第２の
実施例は、第４図Ａ〜Ｇで上述したと全く同様の工程を
とって、半導体基板１の主面２上にマスク層３３が形成
され、半導体基板１の主面２側に素子分離用絶縁層２６
が形成され、半導体基板１内にその主面２側から、マス
ク層３３及び素子分離用絶縁層２６間において素子分離
用溝２８が形成され、素子分離用溝２８の内面にシリコ
ン酸化物でなる層２９が形成されてなる構成を、第４図
Ｇに示すように得て後、素子分離用溝２８内にそれを層
２９を介して埋設するように延長している多結晶シリコ
ンでなる層３２を形成し、次に、その素子分離用溝２８
内に形成されている多結晶シリコンでなる層３２に対す
る熱酸化処理によって、多結晶シリコンでなる層３２の
表面側にシリコン酸化物でなる層８３を形成し、次に、
マスク層３３を、第４図で上述したと同様に、反応性イ
オンエツチング処理によって除去し、かくて、素子分離
用溝２８内に、シリコン酸化物でなるＨ２Ｏ及び３３に
よる素子分離用絶縁層３１を形成する。

以上の工程を含んで、半導体基板１の主面２側に素子分
離用絶縁層２６を形成している構成を有する半導体集積
回路装置を製造する。

以上が、本発明による半導体集積回路装置の製法の第２
の実施例である。

このような本発明による半導体集積回路装置の製法の第
２の実施例によれば、詳ｌｌｌ説明は省略するが、第４
図Ａ〜１」（゛上述した本発明による半導体集積回路装
置の製法の第１の実施例の場合と同様の優れた特徴が得
られることは明らかである。

叉１」１℃ 次に、第６図を伴なって本発明による半導体集積回路装
置の製法の第３の実施例を述べよう。

第６図において、第４図Ａ〜１」との対応部分には同一
符号を付して詳細説明を省略する。

第６図に示す本発明による半導体集積回路装置の第３の
実施例は、第５図に示り゛本発明による半導体集積回路
装置の第２の実施例の場合と同様に、第４図Ａ〜Ｇで上
述したと全く同様の工程をとって、半導体基板１の主面
２上にマスク層３３が形成され、半導体基板１の主面２
側に素子分離用絶縁層２６が形成され、半導体基板１内
にその主面２側から、マスク層３３及び素子分離用絶縁
層２６間において素子分離用溝２８が形成され、素子分
離用溝２８の内面にシリコン酸化物でなる総２９が形成
されてなる構成を、第４図Ｇに示すように得て後、層２
９に対する反応性イオンエツヂング処理によって、層２
９の素子分離用溝２８の底面上の領域を除去し、次に、
素子分離用溝２８内に、その開口端側を除いて、例えば
ＭＯのような高融点金属でなる層３４をそれ自体は公知
の成長法によって形成し、次に、その層２９上にシリコ
ン酸化物でなる層３３をＣＶＤ法によって形成し、次に
、マスク層３３を、第２の実施例の場合ど同様の方法に
よって、エツチング処理によって除去し、かくて、素子
分離用溝２８内に、シリコン酸化物でなる層２９及び３
３による素子分前用絶縁層３１を形成する。

以上の工程を含んで、半導体基板１の主而２側に素子分
離用絶縁！！Ｊ２６を形成している栴成を右りる半導体
集積回路装置を製造する。

以上が、本発明による半導体集積回路装置の製法の第３
の実施例である。

このような本発明による半導体集積回路装置の製法の第
３の実施例によれば、詳Ｓ説明は省略するが、第４図Ａ
〜Ｈで上述した本発明による半導体集積回路装置の製法
の第１の実施例の場合と同様の優れた特徴が得られるこ
とは明らかである。

なお、上述に於いては、本発明による半導体集積回路装
置の製法の僅かな実施例を示したに留まり、本発明の精
神を脱することなしに、種々の変型変更をなし得るであ
ろう。

【図面の簡単な説明】

第１図Ａ〜Ｃは、従来の半導体集積回路装置の製法の１
つの例を示す順次の工程における路線的断面図である。 第２図Ａ−Ｄは、従来の半導体集積回路装置の製法の他
の例を示ず順次の工程における路線的断面図である。 第３図△〜Ｄは、従来の半導体集積回路装置の製法のさ
らに他の例を示す順次の工程にお【Ｊる路線的断面図で
ある。 第４図△〜Ｈは、本発明による半導体集積回路装置の製
法の第１の実施例を示す順次の工程における路線的断面
図である。 第５図は、本発明による半導体集積回路装置の製法の第
２の実施例を示す路線的断面図である。 第６図は、本発明による半導体集積回路装置の製法の第
２の実施例を示す路線的断面図ｒある。

Claims (1)

1. 【特許請求の範囲】 半導体基板の主面上に、所要のパターンを有する上記半
   導体基板の酸化を阻止する第１のマスク層を形成する二
   ｒ程と、 上記第１のマスク層の側面上に、上記半導体基板の酸化
   をｌ！ＩＩ　、ＩＩ−りる第２のマスク層を形成°りる
   ］−程と、 上記半導体基板に対する上記第１及び第２のマスク層を
   ンスクとする酸化処理によ−）で、１記半導体基板の主
   面側に、１記半導体基板の材料の酸化物Ｃなる第１の素
   子分離用絶縁層を形成するＴ稈ど、 上記第２のマスク層を、上記第１のマスク層の側面上か
   ら除去づるＪ稈と１ 、し記半導体基板に対−４−る上記第１のマスク層と上
   記第１の素子分離用絶縁層とをマスクとするエツチング
   処理によって、上記半導体基板に、上記マスク層と上記
   素子分離用絶縁層との間において、素子分離用溝を形成
   する工程と、上記素子分離用溝内に、少くどもぞの側面
   上に延長しかつ間口端側を閉塞するように延長している
   第２の素子分離用絶縁層を形成するＴ稈とを含むことを
   特徴とする半導体集積回路装置の製法。