JPH0348441A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置の製造方法に関し、特に、
半導体基板上に形成される複数の素子間を絶縁物により
電気的に分離する方法に関するものである． 〔従来の技術〕 半導体基板上の微細な素子間の分離法には、従来、選択
酸化法により分ｉ１１１　Ｎ域に厚いシリコン酸化膜を
形成する方法（以下「第１の方法」という）分離領域に
溝を形成し溝内に絶縁物を形成する方法（以下「第２の
方法」という）がある。

第１の方法では、シリコン基板上にシリコン窒化膜を堆
積した後、パターニングを行なって分離頓域のシリコン
窒化膜をエッチングで除去する。

続いて、９５０℃〜１０５０℃のウェント酸素中で熱処
理することにより、第３図に示すように分離領域に厚さ
０．５〜１．０μｍのシリコン酸化膜１を形成する． 〔発明が解決しようとする課題〕 しかし、この方法では、シリコン窒化膜パターン２の下
部にバ．−ズビークと呼ばれる楔状のシリコン酸化膜３
が形成され、素子が形成される領域が設計値よりも狭く
なり、微細な素子の分離には適していない．また、酸化
に伴う応力によりシリコン基板に結晶欠陥が発生する場
合があり、素子特性を劣化させるおそれがある．さらに
、分離領域に形成されるシリコン酸化膜の厚さは、相補
型回路（ＣＭＯＳ）において素子が形成されるウェルの
深さに比べて薄いため、ラッチアップを十分に防ぐこと
ができない． 第２の方法では、通常、化学的気相威長法（ＣＶＤ法）
が用いられるが、狭い溝や深い溝に対しては、第４図に
示すように、ＣＶＤ法によるシリコン酸化膜４は溝内に
堆積しにくいため、溝内に空洞（髭）５ができることが
ある．髭があると、ＣＶＤ工程後のエソチングや酸洗浄
により髭の部分が微細な窪みとして表面に露出し、その
後の工程においてレジストや薄膜の残渣を発生する原因
となるおそれがある．また、上記ＣＶＤ工程後の熱処理
により強い応力が発生し、結晶欠陥を発生させる場合が
ある． 〔課題を解決するための手段〕 このような課題を解決するために本発明は、シリコン基
板上に形成した複数の素子を互いに分離する製造方法に
おいて、シリコン基板表面に形成された少なくともシリ
コン窒化膜を含む薄膜を貫通して素子分離領域となる基
板表面に溝を形成し、シリコン基板ホルダにバイアスが
印加可能なプラズマ処理装置を用いて溝に絶縁膜を堆積
し、溝を含む一定領域を覆うレジストパターンを形成し
、このレジストパターンをマスクに前記絶縁膜を除去す
るようにしたものである． 〔作用〕 本発明による半導体集積回路装置の製造方法においては
、溝内に髭を発生させずに、結晶欠陥の無い溝分離部が
形成される． 〔実施例〕 以下、本発明をＣＭＯＳプロセスに適用した場合の実施
例を図面を用いて説明する．本発明の第１の実施例では
、サブミクロン以下の微細分離とフィールド領域のよう
な比較的広い分離の両方に本発明を適用した場合につい
て説明する。本発明の第２の実施例では、適用例として
、微細な分離にシリコン酸化膜の埋込み、フィールド領
域に選択酸化を行なう場合について説明する．第１図（
ａ）〜＋１１は、本発明による半導体集積回路装置の製
造方法の一実施例を説明するための素子間分Ｍ　ｔｉＩ
域の一部工程断面図である．まず、第１図（ａ）に示す
ように、ｐ形の不純物をドープされたエビタキシャル層
６をもつシリコン基板上に、厚さ５０ｎｍ程度の薄いシ
リコン酸化膜７を通して、レジストパターン８をマスク
にｎウェル用に矢印ＡＲで示すように燐イオンをイオン
注入し、ｎ形不純物層９を形戒する．第１図（ａ）にお
いては、例えば、シリコン基板はｐ形でその不純物濃度
は０．５〜５Ｘ１０’啼ｃ　ｍ−”、エビタキシャル層
６の厚さは２〜６μｍＳ燐イオンは加速エネルギー１５
０〜２００ｋｅＶ，　　ドウス量２〜１０ＸＩＯ’１ｃ
　ｍ−”のプロセス条件を使用する．レジストパターン
８、シリコン酸化膜７を除去した後、第１図（ｂｌに示
すように、シリコン酸化膜１０、シリコン窒化膜Ｉ　Ｌ
　ＣＶＤシリコン酸化膜１２を順次形成し、分離領域に
溝を形成すべくレジストパターン１３を形成する。ここ
で、溝パターンｌ３はｎ形不純物層９のエッジに掛かる
ようにパターニングする．ただし、次の拡散工程でｎ形
不純物層９は広がるので２つのパターンを厳密に合わせ
る必要はない。シリコン酸化膜１０．シリコン窒化膜１
１，ＣＶＤシリコン酸化膜１２の各膜厚としては、例え
ば５０ｎｍ，ｌμｍを用いる。

溝の形成においては、レジストパターン１３をマスクに
、ＣｖＤシリコン酸化膜１２，シリコン窒化膜１１．シ
リコン酸化膜１０を反応性イオンエッチング（ＲＩＥ）
Ｌ、レジストパターン１３を除去し、ＣＶＤシリコン酸
化膜ｌ２をマスクにシリコン基板をＲＩＥして溝１４を
形成する（第１図（Ｃ））．シリコン酸化膜１０および
シリコン基板のＲＩＥには、各々ＣＦ．／Ｈ！およびＣ
Ｚｔ系のガスを使用する。ＣＶＤシリコン酸化膜１２を
除去した後、不活性雰囲気中で約１１００℃．数〜十数
時間の熱処理を行ない、先にイオン注入した燐を拡散し
てｎウェル１５を形或する．ｎウェル１５の不純物濃度
は、例えば約４Ｘ　ｌ　ＯＩ＆ｃｍ−”とする．ｎウェ
ル１５は溝ｌ４に接していることに注意する．ここでは
、溝形成後にｎウエル拡散をしたが、逆にｎウェル拡散
後に溝を形成してもよい． 次に、溝側面に寄生チャネルが形成されるのを防ぐため
に硼素を添加したＣＶＤシリコン酸化膜ｌ６を溝内に薄
く堆積し、不活性雰囲気中で約ｌＯ００℃の熱処理を行
ない、溝内面に硼素を拡散し、表面濃度を例えば約Ｉ　
Ｘ　１　０”ｃｍ−”とするｐ゛拡散領域１７を形成す
る（第１図（ｄ））．次いで該シリコン酸化膜ｌ６を緩
衝フン酸液で除去する． 溝内を洗浄後、９００〜９５０℃の乾燥酸素中で酸化し
、厚さ約５０ｎｍのシリコン酸化膜１８を溝内面に形或
する（第１図（ｅ））．シリコン酸化膜１８とシリコン
基板界面における硼素、燐の偏析係数は各々約０．１、
１０であるので、ｎウエル側の界面の硼素濃度はｎウェ
ル中の燐濃度以下にすることができる．続いて、第１図
（ｅ）に示すように、プラズマ処理装置によりシリコン
基板ホルダにｒｆ（高周波）バイアスを印加しなからシ
ランと酸素のプラズマを用いて溝内にシリコン酸化膜１
９を堆積する．同図は溝を途中まで埋め込んだ場合の断
面図である．該プラズマ処理装置としては、例えば電子
サイクロトロン共鳴（ＥＣＲ）法を利用したバイアスＥ
ＣＲ形薄膜堆積装置を用いる。本装置の特徴は、堆積粒
子がシリコン基板に対して垂直に入射するために、アス
ペクト比（溝幅に対する構深さの比）の高いサプξクロ
ン幅の溝にシリコン酸化膜を埋め込むことができること
である．また、フィールド領域のような広い凹部も平坦
に埋め込むことができる．本装置では、基板ホルダにバ
イアスを印加しながら膜堆積を行なうために、膜堆積と
同時にスパッタリングが行なわれる．スパフタ速度と膜
堆積速度はイオンの入射角度に依存し、入射角４５度に
垂直な面が最も速くスパッタリングされる。その結果、
第１図ｔｅｌのように段差部が４５度に削られる。バイ
アスＥＣＲ形薄膜堆積の条件には、例えば、共鳴条件と
してマイクロ波周波数２．４５ＧＨｚ，磁場強度８７５
ガウス、圧力１　０−’〜１　０−３Ｔ　ｏ　ｒ　ｒ、
シラン／酸素の流量比１／１、バイアスパワー密度１〜
３　Ｗ　／　ｃ　ｍ　”の．形戒条件を使用する．膜堆
積にはバイアスＥＣＲ法に代えて、バイアススパフタ法
やバイアスＣＶＤ法を用いることも可能である．膜堆積
に更に続けて第１図（ｆ）のように溝を埋め込む。例え
ば、上述の形成条件を用いると、鮎を発生させずに、幅
０．８μｍ、深さ２μｍの溝を埋め込むことができる．
溝の周辺部のＥＣＲシリコン酸化膜ｌ９には、スパソタ
による斜面が形成される．ＥＣＲシリコン酸化膜ｌ９は
熱酸化で形成したシリコン酸化膜に極めて近い特性を持
つため、膜質向上のための熱処理が不要である．そのた
め、結晶欠陥が発生することがない． 次に、溝領域以外のバイアスＥＣＲシリコン酸化膜ｌ９
を除去すべく、第１図｛幻に示すように溝周辺の窪みに
合わせてホトリソグラフィ工程によりレジストパターン
２０を形成する．以下の工程ではウェットエッチングを
するために、厳密な合わせは必要ない．！ｌ衝フン酸液
を用いたウェ−／　｝エッチングで、第１図（ｈ）に示
すように溝領域以外のほとんどのバイアスＥＣＲシリコ
ン酸化膜が除去される．第１図（川で示した工程ではウ
ェットエッチングを行なったが、ＲＩＥを用いても差し
支えない． レジストパターン２０を除去した後、再び緩衝フン酸液
により溝領域に残ったバイアスＥＣＲシリコン酸化膜を
除去し、不要となったシリコン窒化膜ｌ１とシリコン酸
化１ｆｌｌｌＯを各々熱燐酸、緩衝フッ酸液でエッチン
グし、第１図＋１１に示すような表面がほぼ平坦な溝分
離部を形戒する。

以上は溝分離部を形戒することに重点をおいて説明した
が、更に、ｐ形エピタキシャル層、ｎウェル領域に各々
ｎＭＯｓ｝ランジスタ２１、ｐＭＯＳトランジスタ２２
を形成する（第２図）。ＭＯＳ｝ランジスタ用のゲート
２３を形成した後、ｎＭＯＳ用のｎ”ソース・ドレイン
２４およびｐＭＯＳ用のｐ０ソース・ドレイン２５を各
々形成し、眉間絶縁膜２６にコンタクトホールを形成し
、配線金Ｗ４２７を接続する． 次に、本発明の第２の実施例を、微細な分Ｍ　Ｓ１域に
溝分離を適用し、広いフィールド領域に選択酸化する場
合について説明する．第１図山》におけるレジストパタ
ーンでは微細な溝分離領域のみを形或する。第１の実施
例の第１図山》から第１図｛（ヘ）までの工程を行なっ
たのち、第１図（ｈ｝の工程に続けてレジストパターン
２０を除去し、シリコン窒化膜１１上に残るバイアスＥ
ＣＲシリコン酸化膜ｌ９を緩衝フッ酸液でエッチングす
る．溝分離工程で用いたシリコン窒化膜１１を剥離しな
いでそのまま選択酸化の耐酸化マスクとして使用する．
第３図（ａ）はシリコン窒化膜の加工のためのレジスト
パターン２８を形成した断面図である．第３図＋８）の
工程に続けてシリコン窒化膜ｌ１とシリコン酸化膜１０
をＲＩＥで加工し、レジストを除去したのち、約９５０
〜１０５０℃のウエット酸素中で酸化して、フィールド
領域にシリコン酸化膜１を形成する．なお、酸化前にｎ
ウェルをレジストでマスクして、ｎＭＯｓ　｝ランジス
タが形成される側のｐ形エピタキシャル層のフィールド
領域に硼素をイオン注入し、寄生チャネルを防止する場
合もある．また、溝部に接してフィールド領域が形成さ
れるパターンレイアウトでは、シリコン窒化膜と共に溝
部のＥＣＲシリコン酸化膜がＲＩＥされる場合があるた
め、シリコン酸化膜に対しシリコン窒化膜のエッチング
速度が大きいＣＨｔＦｇ等を用いるとよい． 〔発明の効果〕 以上説明したように本発明は、シリコン基板上に形成し
た溝を埋め込むのに、シリコン基板ホルダにバイアスが
印加可能なプラズマ処理装置を用いて溝に絶縁膜を堆積
することにより、溝内に髭を発生させずに、結晶欠陥の
無い溝分離部を形戒することができる効果がある．また
、溝領域を含む一定領域を覆うレジストパターンを形成
し、このレジストパターンをマスクに絶縁膜を除去する
ことにより、表面がほぼ平坦な溝分離部を形或でき、広
いフィールド領域とも共存することができる．これによ
り、微細な分離幅で深い分離が形戒でき、微細素子を高
密度に集積した半導体集積回路が実現できる．

【図面の簡単な説明】

第１図は本発明による半導体集積回路装置の製造方法の
第１の実施例を説明するための断面図、第２図は素子領
域にトランジスタを形成した場合を示す断面図、第３図
は本発明による半導体集積回路装置の製造方法の第２の
実施例を説明するための断面図、第４図および第５図は
従来の半導体集積回路装置の製造方法を説明するための
断面図である．

Claims (1)

1. 【特許請求の範囲】 シリコン基板上に形成した複数の素子を互いに分離する
   製造方法において、 前記シリコン基板表面に形成された少なくともシリコン
   窒化膜を含む薄膜を貫通して素子分離領域となる基板表
   面に溝を形成し、シリコン基板ホルダにバイアスが印加
   可能なプラズマ処理装置を用いて前記溝に絶縁膜を堆積
   し、前記溝を含む一定領域を覆うレジストパターンを形
   成し、このレジストパターンをマスクに前記絶縁膜を除
   去することを特徴とする半導体集積回路装置の製造方法
   。