JPH07135308A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH07135308A JPH07135308A JP28103193A JP28103193A JPH07135308A JP H07135308 A JPH07135308 A JP H07135308A JP 28103193 A JP28103193 A JP 28103193A JP 28103193 A JP28103193 A JP 28103193A JP H07135308 A JPH07135308 A JP H07135308A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- gate electrode
- etching
- forming step
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 スルー膜を繰り返し形成する必要をなくして
製造工程数を削減すると共に、オーバエッチングにより
半導体基板が掘られたりダメージが生ずるのを最小限に
止め、加えて、コンタクトホールのパターニングの位置
ずれが生じた場合にも補償イオン注入を必要としないこ
とで、コスト低減や、信頼性及び性能の向上を確保する
ことができる半導体装置の製造方法を提供する。 【構成】 半導体基板１１上にゲート電極１２を形成す
るゲート電極形成工程と、次いで、ゲート電極１２を含
む半導体基板１１上に窒化膜（第一絶縁膜）１９を成膜
する窒化膜成膜工程と、窒化膜１９成膜後、窒化膜１９
を介してイオン注入を行うイオン注入工程と、イオン注
入後、窒化膜１９上に絶縁膜（第二絶縁膜）２０を成膜
する絶縁膜成膜工程と、絶縁膜２０を窒化膜１９に対し
選択的にエッチングする絶縁膜除去工程とを有する。
製造工程数を削減すると共に、オーバエッチングにより
半導体基板が掘られたりダメージが生ずるのを最小限に
止め、加えて、コンタクトホールのパターニングの位置
ずれが生じた場合にも補償イオン注入を必要としないこ
とで、コスト低減や、信頼性及び性能の向上を確保する
ことができる半導体装置の製造方法を提供する。 【構成】 半導体基板１１上にゲート電極１２を形成す
るゲート電極形成工程と、次いで、ゲート電極１２を含
む半導体基板１１上に窒化膜（第一絶縁膜）１９を成膜
する窒化膜成膜工程と、窒化膜１９成膜後、窒化膜１９
を介してイオン注入を行うイオン注入工程と、イオン注
入後、窒化膜１９上に絶縁膜（第二絶縁膜）２０を成膜
する絶縁膜成膜工程と、絶縁膜２０を窒化膜１９に対し
選択的にエッチングする絶縁膜除去工程とを有する。
Description
【０００１】
【産業上の利用分野】本発明は、高精度な微細加工が要
求される半導体装置の製造方法に関する。
求される半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来、半導体基板の外表面に酸化膜から
なるスルー膜を形成し、このスルー膜を介してイオン注
入を行い半導体装置を形成する半導体装置の製造方法が
知られている。このような半導体装置であるＬＤＤ（Ｌ
ｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造のＭＯＳ
トランジスタの製造方法を、図４及び図５の工程説明図
を参照して説明する。
なるスルー膜を形成し、このスルー膜を介してイオン注
入を行い半導体装置を形成する半導体装置の製造方法が
知られている。このような半導体装置であるＬＤＤ（Ｌ
ｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造のＭＯＳ
トランジスタの製造方法を、図４及び図５の工程説明図
を参照して説明する。
【０００３】先ず、シリコン基板（半導体基板）１上に
素子領域を分離し画定するフィールド酸化膜（ＬＯＣＯ
Ｓ膜）１ａを選択的に形成した後、素子領域上に、ゲー
ト酸化膜１ｂを介して多結晶シリコンによるゲート電極
２ａを、フィールド酸化膜１ａ上に、多結晶シリコンに
よるゲート電極用配線２ｂを、それぞれ形成する。その
後、ゲート電極２ａ及びゲート電極用配線２ｂを覆っ
て、シリコン基板１の外表面にシリコン酸化膜からなる
スルー膜３をＣＶＤ法により成膜する。
素子領域を分離し画定するフィールド酸化膜（ＬＯＣＯ
Ｓ膜）１ａを選択的に形成した後、素子領域上に、ゲー
ト酸化膜１ｂを介して多結晶シリコンによるゲート電極
２ａを、フィールド酸化膜１ａ上に、多結晶シリコンに
よるゲート電極用配線２ｂを、それぞれ形成する。その
後、ゲート電極２ａ及びゲート電極用配線２ｂを覆っ
て、シリコン基板１の外表面にシリコン酸化膜からなる
スルー膜３をＣＶＤ法により成膜する。
【０００４】スルー膜３の成膜後、レジスト（図示せ
ず）を塗布する。その後、スルー膜３を通して不純物を
イオン注入し、ソース領域１ｃとなるｎ-不純物領域及
びドレイン領域１ｄとなるｎ-不純物領域を形成した
後、レジストを剥離する（図４（ａ）参照）。レジスト
剥離工程には、フッ酸等による薬品処理が含まれるた
め、この際、スルー膜３はある程度エッチングされる。
ず）を塗布する。その後、スルー膜３を通して不純物を
イオン注入し、ソース領域１ｃとなるｎ-不純物領域及
びドレイン領域１ｄとなるｎ-不純物領域を形成した
後、レジストを剥離する（図４（ａ）参照）。レジスト
剥離工程には、フッ酸等による薬品処理が含まれるた
め、この際、スルー膜３はある程度エッチングされる。
【０００５】次に、シリコン基板１上に絶縁膜４を成膜
した後（図４（ｂ）参照）、絶縁膜４の全面をプラズマ
エッチングして、ゲート電極２ａ及びゲート電極用配線
２ｂの側壁にサイドウォール２ｃを形成する（図４
（ｃ）参照）。この際、スルー膜３は完全にエッチング
されてしまう。続いて、再びシリコン酸化膜からなるス
ルー膜５をＣＶＤ法により成膜する。スルー膜５成膜
後、レジスト（図示せず）を塗布してイオン注入を行
い、ｎ-不純物領域に加えてｎ+不純物領域を形成する。
その後レジストを剥離する（図４（ｄ）参照）。
した後（図４（ｂ）参照）、絶縁膜４の全面をプラズマ
エッチングして、ゲート電極２ａ及びゲート電極用配線
２ｂの側壁にサイドウォール２ｃを形成する（図４
（ｃ）参照）。この際、スルー膜３は完全にエッチング
されてしまう。続いて、再びシリコン酸化膜からなるス
ルー膜５をＣＶＤ法により成膜する。スルー膜５成膜
後、レジスト（図示せず）を塗布してイオン注入を行
い、ｎ-不純物領域に加えてｎ+不純物領域を形成する。
その後レジストを剥離する（図４（ｄ）参照）。
【０００６】次に、シリコン基板１上に絶縁膜６ａを成
膜し、更に絶縁膜６ａ上にＳＯＧ（Ｓｐｉｎ ｏｎ Ｇ
ｌａｓｓ）膜６ｂを成膜してシリコン基板１上面を平坦
化する（図５（ｅ）参照）。続いて、絶縁膜６ａ及びＳ
ＯＧ膜６ｂ上に塗布したレジスト７にコンタクトホール
のパターニングを行い、その後、絶縁膜６ａ及びＳＯＧ
膜６ｂをエッチングしてコンタクトホール８を開孔する
（図５（ｆ）参照）。
膜し、更に絶縁膜６ａ上にＳＯＧ（Ｓｐｉｎ ｏｎ Ｇ
ｌａｓｓ）膜６ｂを成膜してシリコン基板１上面を平坦
化する（図５（ｅ）参照）。続いて、絶縁膜６ａ及びＳ
ＯＧ膜６ｂ上に塗布したレジスト７にコンタクトホール
のパターニングを行い、その後、絶縁膜６ａ及びＳＯＧ
膜６ｂをエッチングしてコンタクトホール８を開孔する
（図５（ｆ）参照）。
【０００７】このコンタクトホール８の開孔に際し、レ
ジスト剥離に際しある程度エッチングされていたスルー
膜５は、完全にエッチングされてしまう。なお、コンタ
クトホール８のパターニングの位置ずれが原因で、フィ
ールド酸化膜１ｂのエッジがエッチングされ（ヤラレ）
てしまった場合には、シリコン基板１が露出する間隙９
ａを発生させてしまう（図５（ｆ）参照）が、この間隙
９ａを埋めるために補償イオン注入を行って、間隙９ａ
に補償用ｎ+不純物領域９ｂを形成する（図５（ｇ）参
照）。
ジスト剥離に際しある程度エッチングされていたスルー
膜５は、完全にエッチングされてしまう。なお、コンタ
クトホール８のパターニングの位置ずれが原因で、フィ
ールド酸化膜１ｂのエッジがエッチングされ（ヤラレ）
てしまった場合には、シリコン基板１が露出する間隙９
ａを発生させてしまう（図５（ｆ）参照）が、この間隙
９ａを埋めるために補償イオン注入を行って、間隙９ａ
に補償用ｎ+不純物領域９ｂを形成する（図５（ｇ）参
照）。
【０００８】
【発明が解決しようとする課題】しかしながら、プラズ
マエッチングの際（図５（ｃ）参照）には、スルー膜３
が完全にエッチングされてしまうため、シリコン基板１
にプラズマダメージが発生してフィールド酸化膜１ｂの
形状が悪化するばかりでなく、再びスルー膜５を成膜す
る必要が生ずるという問題点がある。
マエッチングの際（図５（ｃ）参照）には、スルー膜３
が完全にエッチングされてしまうため、シリコン基板１
にプラズマダメージが発生してフィールド酸化膜１ｂの
形状が悪化するばかりでなく、再びスルー膜５を成膜す
る必要が生ずるという問題点がある。
【０００９】また、シリコン基板１上はＳＯＧ膜６ｂを
用いて平坦化されるため、深さの異なったコンタクトホ
ール８を形成しなければならず、コンタクトホール８を
同時に開口するためにはかなりのオーバエッチングが必
要となる。このオーバエッチングにより、シリコン基板
１が掘られたりシリコン基板１にダメージが生じたりす
るという問題点がある。
用いて平坦化されるため、深さの異なったコンタクトホ
ール８を形成しなければならず、コンタクトホール８を
同時に開口するためにはかなりのオーバエッチングが必
要となる。このオーバエッチングにより、シリコン基板
１が掘られたりシリコン基板１にダメージが生じたりす
るという問題点がある。
【００１０】更に、コンタクトホール８のパターニング
の位置ずれが生じた場合には、補償用ｎ+不純物領域９
ｂを形成するための補償イオン注入が必要になるという
問題点もある。本発明は、上記問題点に鑑みてなされた
ものであり、その目的は、スルー膜を繰り返し形成する
必要をなくして製造工程数を削減すると共に、オーバエ
ッチングにより半導体基板が掘られたりダメージが生ず
るのを最小限に止め、加えて、コンタクトホールのパタ
ーニングの位置ずれが生じた場合にも補償イオン注入を
必要としないことで、コスト低減や、信頼性及び性能の
向上を確保することができる半導体装置及びその製造方
法を提供することにある。
の位置ずれが生じた場合には、補償用ｎ+不純物領域９
ｂを形成するための補償イオン注入が必要になるという
問題点もある。本発明は、上記問題点に鑑みてなされた
ものであり、その目的は、スルー膜を繰り返し形成する
必要をなくして製造工程数を削減すると共に、オーバエ
ッチングにより半導体基板が掘られたりダメージが生ず
るのを最小限に止め、加えて、コンタクトホールのパタ
ーニングの位置ずれが生じた場合にも補償イオン注入を
必要としないことで、コスト低減や、信頼性及び性能の
向上を確保することができる半導体装置及びその製造方
法を提供することにある。
【００１１】
【課題を解決するための手段】上記目的は、半導体基板
上にゲート電極を形成するゲート電極形成工程と、次い
で、前記ゲート電極を含む前記半導体基板上に第一絶縁
膜を成膜する第一絶縁膜成膜工程と、前記第一絶縁膜成
膜工程後、前記第一絶縁膜を介してイオン注入を行うイ
オン注入工程と、前記イオン注入工程後、前記第一絶縁
膜上に第二絶縁膜を成膜する第二絶縁膜成膜工程と、前
記第二絶縁膜を前記第一絶縁膜に対し選択的にエッチン
グする第二絶縁膜除去工程とを有することを特徴とする
半導体装置の製造方法により達成される。
上にゲート電極を形成するゲート電極形成工程と、次い
で、前記ゲート電極を含む前記半導体基板上に第一絶縁
膜を成膜する第一絶縁膜成膜工程と、前記第一絶縁膜成
膜工程後、前記第一絶縁膜を介してイオン注入を行うイ
オン注入工程と、前記イオン注入工程後、前記第一絶縁
膜上に第二絶縁膜を成膜する第二絶縁膜成膜工程と、前
記第二絶縁膜を前記第一絶縁膜に対し選択的にエッチン
グする第二絶縁膜除去工程とを有することを特徴とする
半導体装置の製造方法により達成される。
【００１２】また、半導体基板上にゲート電極を形成す
るゲート電極形成工程と、次いで、前記ゲート電極を含
む前記半導体基板上に第一絶縁膜を成膜する第一絶縁膜
成膜工程と、前記第一絶縁膜成膜工程後、前記第一絶縁
膜上に第二絶縁膜を成膜する第二絶縁膜成膜工程と、前
記第二絶縁膜成膜工程後、前記第二絶縁膜を第一所定条
件により前記第一絶縁膜に対し選択的にエッチングし、
前記第一絶縁膜を残してコンタクトホールを形成するコ
ンタクトホール形成工程と、前記コンタクトホール形成
工程後、前記コンタクトホール内の前記第一絶縁膜を第
二所定条件によりエッチングして、前記第一絶縁膜を除
去する第一絶縁膜除去工程とを有することを特徴とする
半導体装置の製造方法により達成される。
るゲート電極形成工程と、次いで、前記ゲート電極を含
む前記半導体基板上に第一絶縁膜を成膜する第一絶縁膜
成膜工程と、前記第一絶縁膜成膜工程後、前記第一絶縁
膜上に第二絶縁膜を成膜する第二絶縁膜成膜工程と、前
記第二絶縁膜成膜工程後、前記第二絶縁膜を第一所定条
件により前記第一絶縁膜に対し選択的にエッチングし、
前記第一絶縁膜を残してコンタクトホールを形成するコ
ンタクトホール形成工程と、前記コンタクトホール形成
工程後、前記コンタクトホール内の前記第一絶縁膜を第
二所定条件によりエッチングして、前記第一絶縁膜を除
去する第一絶縁膜除去工程とを有することを特徴とする
半導体装置の製造方法により達成される。
【００１３】
【作用】本発明によれば、半導体基板上にゲート電極を
形成するゲート電極形成工程と、次いで、ゲート電極を
含む半導体基板上に第一絶縁膜を成膜する第一絶縁膜成
膜工程と、第一絶縁膜成膜工程後、第一絶縁膜を介して
イオン注入を行うイオン注入工程と、イオン注入工程
後、第一絶縁膜上に第二絶縁膜を成膜する第二絶縁膜成
膜工程と、第二絶縁膜を第一絶縁膜に対し選択的にエッ
チングする第二絶縁膜除去工程とを有することから、第
二絶縁膜除去工程により残った第一絶縁膜をイオン注入
時のスルー膜として利用することができるため、製造工
程の短縮が可能となる。
形成するゲート電極形成工程と、次いで、ゲート電極を
含む半導体基板上に第一絶縁膜を成膜する第一絶縁膜成
膜工程と、第一絶縁膜成膜工程後、第一絶縁膜を介して
イオン注入を行うイオン注入工程と、イオン注入工程
後、第一絶縁膜上に第二絶縁膜を成膜する第二絶縁膜成
膜工程と、第二絶縁膜を第一絶縁膜に対し選択的にエッ
チングする第二絶縁膜除去工程とを有することから、第
二絶縁膜除去工程により残った第一絶縁膜をイオン注入
時のスルー膜として利用することができるため、製造工
程の短縮が可能となる。
【００１４】また、半導体基板上にゲート電極を形成す
るゲート電極形成工程と、次いで、ゲート電極を含む半
導体基板上に第一絶縁膜を成膜する第一絶縁膜成膜工程
と、第一絶縁膜成膜工程後、第一絶縁膜上に第二絶縁膜
を成膜する第二絶縁膜成膜工程と、第二絶縁膜成膜工程
後、第二絶縁膜を第一所定条件により第一絶縁膜に対し
選択的にエッチングし、第一絶縁膜を残してコンタクト
ホールを形成するコンタクトホール形成工程と、コンタ
クトホール形成工程後、コンタクトホール内の第一絶縁
膜を第二所定条件によりエッチングして、第一絶縁膜を
除去する第一絶縁膜除去工程とを有することから、残っ
た第一絶縁膜が第二絶縁膜エッチング時のストッパとな
り、エッチング時の掘られやダメージの発生を生じな
い。
るゲート電極形成工程と、次いで、ゲート電極を含む半
導体基板上に第一絶縁膜を成膜する第一絶縁膜成膜工程
と、第一絶縁膜成膜工程後、第一絶縁膜上に第二絶縁膜
を成膜する第二絶縁膜成膜工程と、第二絶縁膜成膜工程
後、第二絶縁膜を第一所定条件により第一絶縁膜に対し
選択的にエッチングし、第一絶縁膜を残してコンタクト
ホールを形成するコンタクトホール形成工程と、コンタ
クトホール形成工程後、コンタクトホール内の第一絶縁
膜を第二所定条件によりエッチングして、第一絶縁膜を
除去する第一絶縁膜除去工程とを有することから、残っ
た第一絶縁膜が第二絶縁膜エッチング時のストッパとな
り、エッチング時の掘られやダメージの発生を生じな
い。
【００１５】
【実施例】以下、本発明の一実施例による半導体装置の
製造方法を図面を参照して説明する。図１に示すよう
に、半導体装置１０は、ＬＤＤ構造のＭＯＳトランジス
タであり、シリコン基板（半導体基板）１１上に形成し
た多結晶シリコンからなるゲート電極１２及びゲート電
極用配線１３を有している。
製造方法を図面を参照して説明する。図１に示すよう
に、半導体装置１０は、ＬＤＤ構造のＭＯＳトランジス
タであり、シリコン基板（半導体基板）１１上に形成し
た多結晶シリコンからなるゲート電極１２及びゲート電
極用配線１３を有している。
【００１６】シリコン基板１１上には、フィールド酸化
膜（ＬＯＣＯＳ膜）１４が形成されており、このフィー
ルド酸化膜１４により素子領域が画定されている。素子
領域には、ｎ-不純物領域１５ａ及びｎ+不純物領域１５
ｂからなるソース領域１５と、ｎ-不純物領域１６ａ及
びｎ+不純物領域１６ｂからなるドレイン領域１６が相
対して形成されている。
膜（ＬＯＣＯＳ膜）１４が形成されており、このフィー
ルド酸化膜１４により素子領域が画定されている。素子
領域には、ｎ-不純物領域１５ａ及びｎ+不純物領域１５
ｂからなるソース領域１５と、ｎ-不純物領域１６ａ及
びｎ+不純物領域１６ｂからなるドレイン領域１６が相
対して形成されている。
【００１７】ソース領域１５とドレイン領域１６間のチ
ャネル領域１７上には、ゲート酸化膜１８を介してゲー
ト電極１２が形成されており、フィールド酸化膜１４上
には、ゲート電極用配線１３が形成されている。半導体
基板１１上には、ゲート電極１２及びゲート電極用配線
１３を覆って、窒化膜（Ｓｉ3Ｎ4、第一絶縁膜）１９、
絶縁膜（ＳｉＯ2、第二絶縁膜）２０、及びＳＯＧ膜２
１が、順番に積層されている。
ャネル領域１７上には、ゲート酸化膜１８を介してゲー
ト電極１２が形成されており、フィールド酸化膜１４上
には、ゲート電極用配線１３が形成されている。半導体
基板１１上には、ゲート電極１２及びゲート電極用配線
１３を覆って、窒化膜（Ｓｉ3Ｎ4、第一絶縁膜）１９、
絶縁膜（ＳｉＯ2、第二絶縁膜）２０、及びＳＯＧ膜２
１が、順番に積層されている。
【００１８】ゲート電極用配線１３及びソース領域１５
には、ＳＯＧ膜２１、絶縁膜２０、及び窒化膜１９を貫
通して、コンタクトホール２２が形成されている。この
半導体装置１０の製造方法を、図２及び図３の工程説明
図を参照して説明する。先ず、シリコン基板１１上に素
子領域を分離し画定するフィールド酸化膜１４を選択的
に形成した後、素子領域上に、ゲート酸化膜１８を介し
て多結晶シリコンによるゲート電極１２を、フィールド
酸化膜１４上に、多結晶シリコンによるゲート電極用配
線１３を、それぞれ形成する。その後、ゲート電極１２
及びゲート電極用配線１３を覆って、シリコン基板１１
の外表面に窒化膜１９をＣＶＤ法により成膜する。
には、ＳＯＧ膜２１、絶縁膜２０、及び窒化膜１９を貫
通して、コンタクトホール２２が形成されている。この
半導体装置１０の製造方法を、図２及び図３の工程説明
図を参照して説明する。先ず、シリコン基板１１上に素
子領域を分離し画定するフィールド酸化膜１４を選択的
に形成した後、素子領域上に、ゲート酸化膜１８を介し
て多結晶シリコンによるゲート電極１２を、フィールド
酸化膜１４上に、多結晶シリコンによるゲート電極用配
線１３を、それぞれ形成する。その後、ゲート電極１２
及びゲート電極用配線１３を覆って、シリコン基板１１
の外表面に窒化膜１９をＣＶＤ法により成膜する。
【００１９】窒化膜１９の成膜後、レジスト（図示せ
ず）を塗布する。その後、窒化膜１９を通して不純物を
イオン注入し、ソース領域１５となるｎ-不純物領域１
５ａ及びドレイン領域１６となるｎ-不純物領域１６ａ
を形成する（図２（ａ）参照）。この窒化膜１９は、イ
オン注入に際しシリコン基板１１を保護するスルー膜と
して機能する。
ず）を塗布する。その後、窒化膜１９を通して不純物を
イオン注入し、ソース領域１５となるｎ-不純物領域１
５ａ及びドレイン領域１６となるｎ-不純物領域１６ａ
を形成する（図２（ａ）参照）。この窒化膜１９は、イ
オン注入に際しシリコン基板１１を保護するスルー膜と
して機能する。
【００２０】その後、酸素ガスを含むプラズマ中でレジ
ストを剥離し、更に、希フッ酸や硫酸等によりエッチン
グ処理して完全にレジストを取り除く。この際、スルー
膜である窒化膜１９は全くエッチングされない。次に、
窒化膜１９上に絶縁膜２３をＣＶＤ法により１００ｎｍ
成膜した後（図２（ｂ）参照）、絶縁膜２３の全面を電
子サイクロトロン共鳴（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏ
ｔｒｏｎ Ｒｅｓｏｎａｎｃｅ，ＥＣＲ）プラズマもし
くは高密度プラズマ（ＨＤＰ）を用いたプラズマエッチ
ングにより異方性にエッチングする。このエッチングに
よりゲート電極１２及びゲート電極用配線１３の側壁に
サイドウォール２４が形成される（図２（ｃ）参照）。
ストを剥離し、更に、希フッ酸や硫酸等によりエッチン
グ処理して完全にレジストを取り除く。この際、スルー
膜である窒化膜１９は全くエッチングされない。次に、
窒化膜１９上に絶縁膜２３をＣＶＤ法により１００ｎｍ
成膜した後（図２（ｂ）参照）、絶縁膜２３の全面を電
子サイクロトロン共鳴（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏ
ｔｒｏｎ Ｒｅｓｏｎａｎｃｅ，ＥＣＲ）プラズマもし
くは高密度プラズマ（ＨＤＰ）を用いたプラズマエッチ
ングにより異方性にエッチングする。このエッチングに
よりゲート電極１２及びゲート電極用配線１３の側壁に
サイドウォール２４が形成される（図２（ｃ）参照）。
【００２１】この時のエッチング条件（第一所定条件）
は、ＥＣＲプラズマの場合、圧力４ｍＴｏｒｒ、μ波１
ｋＷ、ＲＦパワー３００Ｗ、Ｃ4Ｆ8ガス１００ｓｃｃｍ
であり、ＨＤＰの場合、圧力２ｍＴｏｒｒ、Ｃ2Ｆ6ガス
３０ｓｃｃｍ、ＲＦパワーはソース／ボトムが２５００
Ｗ／８００Ｗである。このような条件でエッチングする
ことにより、絶縁膜２３は窒化膜１９との選択比が約３
０となり、窒化膜１９は絶縁膜２３をエッチングする際
のストッパーとしての役割を果たす。
は、ＥＣＲプラズマの場合、圧力４ｍＴｏｒｒ、μ波１
ｋＷ、ＲＦパワー３００Ｗ、Ｃ4Ｆ8ガス１００ｓｃｃｍ
であり、ＨＤＰの場合、圧力２ｍＴｏｒｒ、Ｃ2Ｆ6ガス
３０ｓｃｃｍ、ＲＦパワーはソース／ボトムが２５００
Ｗ／８００Ｗである。このような条件でエッチングする
ことにより、絶縁膜２３は窒化膜１９との選択比が約３
０となり、窒化膜１９は絶縁膜２３をエッチングする際
のストッパーとしての役割を果たす。
【００２２】つまり、窒化膜１９は殆どエッチングされ
ずに残るため、再びこの窒化膜１９をイオン注入の際の
スルー膜として使用することができる。続いて、窒化膜
１９上にレジスト（図示せず）を塗布してイオン注入を
行い、ｎ-不純物領域１５ａ，１６ａに加えてｎ+不純物
領域１５ｂ，１６ｂを形成する。これらｎ-不純物領域
１５ａとｎ+不純物領域１５ｂによりソース領域１５
が、ｎ-不純物領域１６ａとｎ+不純物領域１６ｂにより
ドレイン領域１６が、それぞれ形成される。その後レジ
ストを剥離する（図２（ｄ）参照）。
ずに残るため、再びこの窒化膜１９をイオン注入の際の
スルー膜として使用することができる。続いて、窒化膜
１９上にレジスト（図示せず）を塗布してイオン注入を
行い、ｎ-不純物領域１５ａ，１６ａに加えてｎ+不純物
領域１５ｂ，１６ｂを形成する。これらｎ-不純物領域
１５ａとｎ+不純物領域１５ｂによりソース領域１５
が、ｎ-不純物領域１６ａとｎ+不純物領域１６ｂにより
ドレイン領域１６が、それぞれ形成される。その後レジ
ストを剥離する（図２（ｄ）参照）。
【００２３】次に、レジストを除去した後、窒化膜１９
上に絶縁膜２０をＣＶＤ法により４００ｎｍ成膜し、そ
の上にＳＯＧ膜２１を１００ｎｍ塗布して、シリコン基
板１１上面を平坦化する（図３（ｅ）参照）。続いて、
絶縁膜２０及びＳＯＧ膜２１上に塗布したレジスト２５
にコンタクトホールのパターニングを行い、絶縁膜２０
及びＳＯＧ膜２１をエッチングしてコンタクトホール１
３を開孔する（図３（ｆ）参照）。
上に絶縁膜２０をＣＶＤ法により４００ｎｍ成膜し、そ
の上にＳＯＧ膜２１を１００ｎｍ塗布して、シリコン基
板１１上面を平坦化する（図３（ｅ）参照）。続いて、
絶縁膜２０及びＳＯＧ膜２１上に塗布したレジスト２５
にコンタクトホールのパターニングを行い、絶縁膜２０
及びＳＯＧ膜２１をエッチングしてコンタクトホール１
３を開孔する（図３（ｆ）参照）。
【００２４】この時のエッチング条件（第一所定条件）
は、圧力４ｍＴｏｒｒ、μ波１ｋＷ、ＲＦパワー３００
Ｗ、Ｃ4Ｆ8ガス１００ｓｃｃｍであり、窒化膜１９は、
絶縁膜２３のエッチング時と同様に、絶縁膜２０及びＳ
ＯＧ膜２１をエッチングする際のストッパーとしての役
割を果たす。従って、深さの異なったコンタクトホール
１３を同時に開口するに際し、オーバエッチングによっ
てシリコン基板１１が掘られたりシリコン基板１１にダ
メージが生じたりすることはない。
は、圧力４ｍＴｏｒｒ、μ波１ｋＷ、ＲＦパワー３００
Ｗ、Ｃ4Ｆ8ガス１００ｓｃｃｍであり、窒化膜１９は、
絶縁膜２３のエッチング時と同様に、絶縁膜２０及びＳ
ＯＧ膜２１をエッチングする際のストッパーとしての役
割を果たす。従って、深さの異なったコンタクトホール
１３を同時に開口するに際し、オーバエッチングによっ
てシリコン基板１１が掘られたりシリコン基板１１にダ
メージが生じたりすることはない。
【００２５】次に、コンタクトホール１３内の窒化膜１
９のエッチングを行う。窒化膜１９のエッチングは、圧
力２Ｔｏｒｒ、ＲＦパワー３００Ｗ、ＣＨＦ3／ＣＦ4／
Ａｒ＝４０／４０／５００ｓｃｃｍのエッチング条件
（第二所定条件）によるプラズマエッチングにより行わ
れる。なお、プラズマエッチングによる窒化膜１９のエ
ッチングは、フロン系ガス、或はフロン系ガスと酸素ガ
スの混合ガス（ＣＦ4／Ｏ2＝１００／１０ｓｃｃｍ）の
雰囲気下で行っても良い。
９のエッチングを行う。窒化膜１９のエッチングは、圧
力２Ｔｏｒｒ、ＲＦパワー３００Ｗ、ＣＨＦ3／ＣＦ4／
Ａｒ＝４０／４０／５００ｓｃｃｍのエッチング条件
（第二所定条件）によるプラズマエッチングにより行わ
れる。なお、プラズマエッチングによる窒化膜１９のエ
ッチングは、フロン系ガス、或はフロン系ガスと酸素ガ
スの混合ガス（ＣＦ4／Ｏ2＝１００／１０ｓｃｃｍ）の
雰囲気下で行っても良い。
【００２６】このプラズマエッチングにより、コンタク
トホール１３内の窒化膜１９が除去されるが、エッチン
グされる窒化膜１９の膜厚が非常に薄いため、窒化膜１
９をエッチングする際のオーバエッチング量が少ないこ
とから、シリコン基板１１に与えるダメージや掘られ量
は極僅かなものとなる。従って、上記構成を有する半導
体装置の製造方法により、サイドウォール２４が形成さ
れる際に残ったスルー膜（窒化膜１９）を、次の工程で
再びスルー膜として用いることができることから、製造
工程数を減らすことができる。その上、サイドウォール
２４形成のエッチングでは、シリコン基板１１が直接プ
ラズマに曝されることがないため、シリコン基板１１の
ダメージやフィールド酸化膜１４のヤラレ等の心配がな
くなる。
トホール１３内の窒化膜１９が除去されるが、エッチン
グされる窒化膜１９の膜厚が非常に薄いため、窒化膜１
９をエッチングする際のオーバエッチング量が少ないこ
とから、シリコン基板１１に与えるダメージや掘られ量
は極僅かなものとなる。従って、上記構成を有する半導
体装置の製造方法により、サイドウォール２４が形成さ
れる際に残ったスルー膜（窒化膜１９）を、次の工程で
再びスルー膜として用いることができることから、製造
工程数を減らすことができる。その上、サイドウォール
２４形成のエッチングでは、シリコン基板１１が直接プ
ラズマに曝されることがないため、シリコン基板１１の
ダメージやフィールド酸化膜１４のヤラレ等の心配がな
くなる。
【００２７】また、絶縁膜２０及びＳＯＧ膜２１をエッ
チングしてコンタクトホール１３を形成する際に、スル
ー膜（窒化膜１９）が絶縁膜２０及びＳＯＧ膜２１をエ
ッチングする際のストッパの役目を果たすため、シリコ
ン基板１１に対する掘られやダメージが生じない。つま
り、従来の方法では、オーバエッチングによってシリコ
ン基板１１やゲート電極１２等が掘られたり、プラズマ
によるダメージを受けたりしてしまい、その上、コンタ
クトホール１３が位置ずれした場合には、フィールド酸
化膜１４のエッジがエッチングされてしまってリークの
原因となるため、補償イオン注入を必要としていた。こ
れに対し本発明においては、スルー膜（窒化膜１９）が
オーバエッチングのストッパとして機能することから、
掘られやダメージが生ずる状態とはならず、同時に、フ
ィールド酸化膜１４のエッジのエッチングも生じないこ
とから補償イオン注入も不要となる。
チングしてコンタクトホール１３を形成する際に、スル
ー膜（窒化膜１９）が絶縁膜２０及びＳＯＧ膜２１をエ
ッチングする際のストッパの役目を果たすため、シリコ
ン基板１１に対する掘られやダメージが生じない。つま
り、従来の方法では、オーバエッチングによってシリコ
ン基板１１やゲート電極１２等が掘られたり、プラズマ
によるダメージを受けたりしてしまい、その上、コンタ
クトホール１３が位置ずれした場合には、フィールド酸
化膜１４のエッジがエッチングされてしまってリークの
原因となるため、補償イオン注入を必要としていた。こ
れに対し本発明においては、スルー膜（窒化膜１９）が
オーバエッチングのストッパとして機能することから、
掘られやダメージが生ずる状態とはならず、同時に、フ
ィールド酸化膜１４のエッジのエッチングも生じないこ
とから補償イオン注入も不要となる。
【００２８】更に、コンタクトホール１３内の窒化膜１
９の除去を行う際に掘られやダメージの問題が初めて発
生するが、窒化膜１９の厚さは非常に薄いため、窒化膜
エッチングのオーバ量は極少ないものとなり、掘られや
ダメージの発生量は最小限となって従来の方法に比べて
十分小さな量とすることができる。このように、半導体
装置の製造方法におけるエッチング技術において強く要
求される、高い選択比、ローディング効果の低減、高異
方性、低ダメージ等に十分対応しつつ、半導体装置の製
造方法におけるコスト低減や、この製造方法により製造
された半導体装置の信頼性及び性能の向上を確保するこ
とができる。
９の除去を行う際に掘られやダメージの問題が初めて発
生するが、窒化膜１９の厚さは非常に薄いため、窒化膜
エッチングのオーバ量は極少ないものとなり、掘られや
ダメージの発生量は最小限となって従来の方法に比べて
十分小さな量とすることができる。このように、半導体
装置の製造方法におけるエッチング技術において強く要
求される、高い選択比、ローディング効果の低減、高異
方性、低ダメージ等に十分対応しつつ、半導体装置の製
造方法におけるコスト低減や、この製造方法により製造
された半導体装置の信頼性及び性能の向上を確保するこ
とができる。
【００２９】なお、本発明は上記実施例に限らず種々の
変形が可能であり、例えば、第一絶縁膜は、選択的なエ
ッチングができる絶縁膜であれば良い。
変形が可能であり、例えば、第一絶縁膜は、選択的なエ
ッチングができる絶縁膜であれば良い。
【００３０】
【発明の効果】以上の通り、本発明によれば、スルー膜
を繰り返し形成する必要を無くして製造工程数を削減す
ると共に、オーバエッチングにより半導体基板が掘られ
たりダメージが生ずるのを最小限に止め、加えて、コン
タクトホールのパターニングの位置ずれが生じた場合に
も補償イオン注入を必要としないことで、コスト低減
や、信頼性及び性能の向上を確保することができる。
を繰り返し形成する必要を無くして製造工程数を削減す
ると共に、オーバエッチングにより半導体基板が掘られ
たりダメージが生ずるのを最小限に止め、加えて、コン
タクトホールのパターニングの位置ずれが生じた場合に
も補償イオン注入を必要としないことで、コスト低減
や、信頼性及び性能の向上を確保することができる。
【図１】本発明の一実施例による半導体装置の断面説明
図である。
図である。
【図２】本発明の一実施例による半導体装置の製造方法
の工程説明図（その一）である。
の工程説明図（その一）である。
【図３】本発明の一実施例による半導体装置の製造方法
の工程説明図（その二）である。
の工程説明図（その二）である。
【図４】従来の半導体装置の製造方法の工程説明図（そ
の一）である。
の一）である。
【図５】従来の半導体装置の製造方法の工程説明図（そ
の二）である。
の二）である。
【符号の説明】 １０…半導体装置 １１…シリコン基板（半導体基板） １２…ゲート電極 １３…ゲート電極用配線 １４…フィールド酸化膜 １５…ソース領域 １５ａ…ｎ-不純物領域 １５ｂ…ｎ+不純物領域 １６…ドレイン領域 １６ａ…ｎ-不純物領域 １６ｂ…ｎ+不純物領域 １７…チャネル領域 １８…ゲート酸化膜 １９…窒化膜（第一絶縁膜） ２０…絶縁膜（第二絶縁膜） ２１…ＳＯＧ膜 ２２…コンタクトホール ２３…絶縁膜 ２４…サイドウォール ２５…レジスト
Claims (2)
- 【請求項１】 半導体基板上にゲート電極を形成するゲ
ート電極形成工程と、 次いで、前記ゲート電極を含む前記半導体基板上に第一
絶縁膜を成膜する第一絶縁膜成膜工程と、 前記第一絶縁膜成膜工程後、前記第一絶縁膜を介してイ
オン注入を行うイオン注入工程と、 前記イオン注入工程後、前記第一絶縁膜上に第二絶縁膜
を成膜する第二絶縁膜成膜工程と、 前記第二絶縁膜を前記第一絶縁膜に対し選択的にエッチ
ングする第二絶縁膜除去工程とを有することを特徴とす
る半導体装置の製造方法。 - 【請求項２】 半導体基板上にゲート電極を形成するゲ
ート電極形成工程と、 次いで、前記ゲート電極を含む前記半導体基板上に第一
絶縁膜を成膜する第一絶縁膜成膜工程と、 前記第一絶縁膜成膜工程後、前記第一絶縁膜上に第二絶
縁膜を成膜する第二絶縁膜成膜工程と、 前記第二絶縁膜成膜工程後、前記第二絶縁膜を第一所定
条件により前記第一絶縁膜に対し選択的にエッチング
し、前記第一絶縁膜を残してコンタクトホールを形成す
るコンタクトホール形成工程と、 前記コンタクトホール形成工程後、前記コンタクトホー
ル内の前記第一絶縁膜を第二所定条件によりエッチング
して、前記第一絶縁膜を除去する第一絶縁膜除去工程と
を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28103193A JPH07135308A (ja) | 1993-11-10 | 1993-11-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28103193A JPH07135308A (ja) | 1993-11-10 | 1993-11-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07135308A true JPH07135308A (ja) | 1995-05-23 |
Family
ID=17633332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28103193A Withdrawn JPH07135308A (ja) | 1993-11-10 | 1993-11-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07135308A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001223174A (ja) * | 1999-12-28 | 2001-08-17 | Xerox Corp | 半導体材料をドープする方法 |
| US6472281B2 (en) | 1998-02-03 | 2002-10-29 | Matsushita Electronics Corporation | Method for fabricating semiconductor device using a CVD insulator film |
-
1993
- 1993-11-10 JP JP28103193A patent/JPH07135308A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6472281B2 (en) | 1998-02-03 | 2002-10-29 | Matsushita Electronics Corporation | Method for fabricating semiconductor device using a CVD insulator film |
| JP2001223174A (ja) * | 1999-12-28 | 2001-08-17 | Xerox Corp | 半導体材料をドープする方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5766823A (en) | Method of manufacturing semiconductor devices | |
| JP2762976B2 (ja) | 半導体装置の製造方法 | |
| EP0113517A2 (en) | Method for forming an isolation region | |
| KR20030086837A (ko) | 반도체 소자의 콘택홀 형성 방법 | |
| JPH11145273A (ja) | 半導体装置の製造方法 | |
| TW200421525A (en) | Method of forming shallow trench isolation(STI) with chamfered corner | |
| US6060371A (en) | Process for forming a trench device isolation region on a semiconductor substrate | |
| JP2000022153A (ja) | 半導体装置および半導体装置の製造方法 | |
| JPH07135308A (ja) | 半導体装置の製造方法 | |
| KR100503746B1 (ko) | 반도체 소자의 제조방법 | |
| KR100214534B1 (ko) | 반도체소자의 소자격리구조 형성방법 | |
| US20020164866A1 (en) | Semiconductor device and method for fabricating same | |
| US7112510B2 (en) | Methods for forming a device isolating barrier and methods for forming a gate electrode using the same | |
| JPH10242264A (ja) | 半導体装置の製造方法 | |
| KR19990021366A (ko) | 반도체 장치의 소자 분리방법 | |
| KR100344825B1 (ko) | 반도체소자의 제조방법 | |
| KR100308198B1 (ko) | 에스오아이 반도체 소자 분리 방법 | |
| KR0161727B1 (ko) | 반도체 소자의 소자분리방법 | |
| KR100223825B1 (ko) | 반도체 소자의 격리영역 형성방법 | |
| JP3523244B1 (ja) | 半導体装置の製造方法 | |
| KR930008849B1 (ko) | 반도체 소자의 격리막 형성방법 | |
| KR100271661B1 (ko) | 반도체 소자 제조방법 | |
| JP2002100670A (ja) | 半導体装置及びその製造方法 | |
| KR20010003046A (ko) | 반도체 소자의 자기정합 콘택홀 형성방법 | |
| JPH07283300A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010130 |