JP2563206B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JP2563206B2 JP2563206B2 JP1182540A JP18254089A JP2563206B2 JP 2563206 B2 JP2563206 B2 JP 2563206B2 JP 1182540 A JP1182540 A JP 1182540A JP 18254089 A JP18254089 A JP 18254089A JP 2563206 B2 JP2563206 B2 JP 2563206B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置の製造方法に関し、特
に、半導体基板上に形成される複数の素子間を絶縁物に
より電気的に分離する方法に関するものである。
に、半導体基板上に形成される複数の素子間を絶縁物に
より電気的に分離する方法に関するものである。
半導体基板上の微細な素子間の分離法には、従来、選
択酸化法により分離領域に厚いシリコン酸化膜を形成す
る方法（以下「第１の方法」という）、分離領域に溝を
形成し溝内に絶縁物を形成する方法（以下「第２の方
法」という）がある。
択酸化法により分離領域に厚いシリコン酸化膜を形成す
る方法（以下「第１の方法」という）、分離領域に溝を
形成し溝内に絶縁物を形成する方法（以下「第２の方
法」という）がある。
第１の方法では、シリコン基板上にシリコン窒化膜を
堆積した後、パターニングを行なって分離領域のシリコ
ン窒化膜をエッチングで除去する。続いて、950℃〜105
0℃のウェット酸素中で熱処理することにより、第３図
に示すように分離領域に厚さ0.5〜1.0μｍのシリコン酸
化膜１を形成する。
堆積した後、パターニングを行なって分離領域のシリコ
ン窒化膜をエッチングで除去する。続いて、950℃〜105
0℃のウェット酸素中で熱処理することにより、第３図
に示すように分離領域に厚さ0.5〜1.0μｍのシリコン酸
化膜１を形成する。
しかし、この方法では、シリコン窒化膜パターン２の
下部にバーズビークと呼ばれる楔状のシリコン酸化膜３
が形成され、素子が形成される領域が設計値よりも狭く
なり、微細な素子の分離には適していない。また、酸化
に伴う応力によりシリコン基板に結晶欠陥が発生する場
合があり、素子特性を劣化させるおそれがある。さら
に、分離領域に形成されるシリコン酸化膜の厚さは、相
補型回路（CMOS）において素子が形成されるウェルの深
さに比べて薄いため、ラッチアップを十分に防ぐことが
できない。
下部にバーズビークと呼ばれる楔状のシリコン酸化膜３
が形成され、素子が形成される領域が設計値よりも狭く
なり、微細な素子の分離には適していない。また、酸化
に伴う応力によりシリコン基板に結晶欠陥が発生する場
合があり、素子特性を劣化させるおそれがある。さら
に、分離領域に形成されるシリコン酸化膜の厚さは、相
補型回路（CMOS）において素子が形成されるウェルの深
さに比べて薄いため、ラッチアップを十分に防ぐことが
できない。
第２の方法では、通常、化学的気相成長法（CVD法）
が用いられるが、狭い溝や深い溝に対しては、第４図に
示すように、CVD法によるシリコン酸化膜４は溝内に堆
積しにくいため、溝内に空洞（鬆）５ができることがあ
る。鬆があると、CVD工程後のエッチングや酸洗浄によ
り鬆の部分が微細な窪みとして表面に露出し、その後の
工程においてレジストや薄膜の残渣を発生する原因とな
るおそれがある。また、上記CVD工程後の熱処理により
強い応力が発生し、結晶欠陥を発生させる場合がある。
が用いられるが、狭い溝や深い溝に対しては、第４図に
示すように、CVD法によるシリコン酸化膜４は溝内に堆
積しにくいため、溝内に空洞（鬆）５ができることがあ
る。鬆があると、CVD工程後のエッチングや酸洗浄によ
り鬆の部分が微細な窪みとして表面に露出し、その後の
工程においてレジストや薄膜の残渣を発生する原因とな
るおそれがある。また、上記CVD工程後の熱処理により
強い応力が発生し、結晶欠陥を発生させる場合がある。
このような課題を解決するために本発明は、シリコン
基板上に形成した複数の素子を互いに分離する製造方法
において、シリコン基板表面に形成した絶縁膜を貫通し
て素子分離領域となる基板表面に溝を形成し、シリコン
基板ホルダにバイアスが印加可能なプラズマ処理装置を
用いて溝に絶縁膜を堆積する工程と、堆積した絶縁膜上
にレジストを塗布し、リソグラフィ工程により所定の素
子領域上の台形上の絶縁膜上にこの絶縁膜の幅より小さ
な幅の溝レジストパターンを形成する工程と、レジスト
パターンにより台形上の絶縁膜をエッチングする工程
と、素子領域上に残った凸状の絶縁膜をプラズマ処理装
置を用いてエッチングしながら絶縁膜を堆積する工程
と、素子領域となる基板表面が露出するまでエッチング
する工程とを設けるようにしたものである。
基板上に形成した複数の素子を互いに分離する製造方法
において、シリコン基板表面に形成した絶縁膜を貫通し
て素子分離領域となる基板表面に溝を形成し、シリコン
基板ホルダにバイアスが印加可能なプラズマ処理装置を
用いて溝に絶縁膜を堆積する工程と、堆積した絶縁膜上
にレジストを塗布し、リソグラフィ工程により所定の素
子領域上の台形上の絶縁膜上にこの絶縁膜の幅より小さ
な幅の溝レジストパターンを形成する工程と、レジスト
パターンにより台形上の絶縁膜をエッチングする工程
と、素子領域上に残った凸状の絶縁膜をプラズマ処理装
置を用いてエッチングしながら絶縁膜を堆積する工程
と、素子領域となる基板表面が露出するまでエッチング
する工程とを設けるようにしたものである。
本発明による半導体集積回路装置の製造方法において
は、溝内に鬆を発生させずに、結晶欠陥の無い溝分離部
が形成される。
は、溝内に鬆を発生させずに、結晶欠陥の無い溝分離部
が形成される。
以下、本発明をCMOSプロセスに適用した場合の実施例
を図面を用いて説明する。
を図面を用いて説明する。
第１図は、本発明による半導体集積回路装置の製造方
法の一実施例を説明するための素子間分離領域の一部工
程断面図である。
法の一実施例を説明するための素子間分離領域の一部工
程断面図である。
まず、第１図（ａ）に示すように、ｐ形の不純物をド
ープされたエピタキシャル層６をもつシリコン基板上
に、厚さ50nm程度の薄いシリコン酸化膜７を通して、レ
ジストパターン８をマスクにｎウェル用に矢印ARで示す
ように燐イオンをイオン注入し、ｎ形不純物層９を形成
する。第１図（ａ）においては、例えば、シリコン基板
はｐ形でその不純物濃度は0.5〜５×1019cm-3、エピタ
キシャル層６の厚さは２〜６μｍ、燐イオンは加速エネ
ルギー150〜200keV,ドウス量２〜10×1012cm-2のプロセ
ス条件を使用する。
ープされたエピタキシャル層６をもつシリコン基板上
に、厚さ50nm程度の薄いシリコン酸化膜７を通して、レ
ジストパターン８をマスクにｎウェル用に矢印ARで示す
ように燐イオンをイオン注入し、ｎ形不純物層９を形成
する。第１図（ａ）においては、例えば、シリコン基板
はｐ形でその不純物濃度は0.5〜５×1019cm-3、エピタ
キシャル層６の厚さは２〜６μｍ、燐イオンは加速エネ
ルギー150〜200keV,ドウス量２〜10×1012cm-2のプロセ
ス条件を使用する。
レジストパターン８、シリコン酸化膜７を除去した
後、第１図（ｂ）に示すように、シリコン酸化膜10、CV
Dシリコン酸化膜12を順次形成し、分離領域に溝を形成
すべくレジストパターン13を形成する。ここで、溝パタ
ーン13はｎ形不純物層９のエッジに掛かるようにパター
ニングする。ただし、次の拡散工程でｎ形不純物層９は
広がるので２つのパターンを厳密に合わせる必要はな
い。シリコン酸化膜10,CVDシリコン酸化膜12の各膜厚と
しては、例えば50nm,1μｍを用いる。
後、第１図（ｂ）に示すように、シリコン酸化膜10、CV
Dシリコン酸化膜12を順次形成し、分離領域に溝を形成
すべくレジストパターン13を形成する。ここで、溝パタ
ーン13はｎ形不純物層９のエッジに掛かるようにパター
ニングする。ただし、次の拡散工程でｎ形不純物層９は
広がるので２つのパターンを厳密に合わせる必要はな
い。シリコン酸化膜10,CVDシリコン酸化膜12の各膜厚と
しては、例えば50nm,1μｍを用いる。
溝の形成においては、レジストパターン13をマスク
に、CVDシリコン酸化膜12,シリコン酸化膜10を反応性イ
オンエッチング（RIE）し、レジストパターン13を除去
し、CVDシリコン酸化膜12をマスクにシリコン基板をRIE
して溝14を形成する（第１図（ｃ））。シリコン酸化膜
10およびシリコン基板のRIEには、各々CF4/H2およびCl2
系のガスを使用する。CVDシリコン酸化膜12を除去した
後、不活性雰囲気中で約1100℃，数〜十数時間の熱処理
を行ない、先にイオン注入した燐を拡散してｎウェル15
を形成する。ｎウェル15の不純物濃度は、例えば約４×
1016cm-3とする。ｎウェル15は溝14に接していることに
注意する。ここでは、溝形成後にｎウェル拡散をした
が、逆にｎウェル拡散後に溝を形成してもよい。
に、CVDシリコン酸化膜12,シリコン酸化膜10を反応性イ
オンエッチング（RIE）し、レジストパターン13を除去
し、CVDシリコン酸化膜12をマスクにシリコン基板をRIE
して溝14を形成する（第１図（ｃ））。シリコン酸化膜
10およびシリコン基板のRIEには、各々CF4/H2およびCl2
系のガスを使用する。CVDシリコン酸化膜12を除去した
後、不活性雰囲気中で約1100℃，数〜十数時間の熱処理
を行ない、先にイオン注入した燐を拡散してｎウェル15
を形成する。ｎウェル15の不純物濃度は、例えば約４×
1016cm-3とする。ｎウェル15は溝14に接していることに
注意する。ここでは、溝形成後にｎウェル拡散をした
が、逆にｎウェル拡散後に溝を形成してもよい。
次に、溝側面に寄生チャネルが形成されるのを防ぐた
めに硼素を添加したCVDシリコン酸化膜16を溝内に薄く
堆積し、不活性雰囲気中で約1000℃の熱処理を行ない、
溝内面に硼素を拡散し、表面濃度を例えば約１×1017cm
-3とするp+拡散領域17を形成する（第１図（ｄ））。次
いで該シリコン酸化膜16を緩衝フッ酸液で除去する。
めに硼素を添加したCVDシリコン酸化膜16を溝内に薄く
堆積し、不活性雰囲気中で約1000℃の熱処理を行ない、
溝内面に硼素を拡散し、表面濃度を例えば約１×1017cm
-3とするp+拡散領域17を形成する（第１図（ｄ））。次
いで該シリコン酸化膜16を緩衝フッ酸液で除去する。
溝内を洗浄後、900〜950℃の乾燥酸素中で酸化し、厚
さ約50nmのシリコン酸化膜18を溝内面に形成する（第１
図（ｅ））。シリコン酸化膜18とシリコン基板界面にお
ける硼素、燐の偏析係数は各々約0.1、10であるので、
ｎウェル側の界面の硼素濃度はｎウェル中の燐濃度以下
にすることができる。続いて、第１図（ｅ）に示すよう
に、プラズマ処理装置によりシリコン基板ホルダにrf
（高周波）バイアスを印加しながらシランと酸素のプラ
ズマを用いて溝内にシリコン酸化膜19を堆積する。同図
は溝を途中まで埋め込んだ場合の断面図である。該プラ
ズマ処理装置としては、例えば電子サイクロトロン共鳴
（ECR）法を利用したバイアスECR形薄膜堆積装置を用い
る。本装置の特徴は、堆積粒子がシリコン基板に対して
垂直に入射するために、アスペクト比（溝幅に対する溝
深さの比）の高いサブミクロン幅の溝にシリコン酸化膜
を埋め込むことができることである。また、フィールド
領域のような広い凹部も平坦に埋め込むことができる。
本装置では、基板ホルダにバイアスを印加しながら膜堆
積を行なうために、膜堆積と同時にスパッタリングが行
なわれる。スパッタ速度と膜堆積速度はイオンの入射角
度に依存し、入射角45度に垂直な面が最も速くスパッタ
リングされる。その結果、第１図（ｅ）のように段差部
が45度に削られる。バイアスECR形薄膜堆積の条件に
は、例えば、共鳴条件としてマイクロ波周波数2.45GH
z、磁場強度875ガウス、圧力10-5〜10-3Torr、シラン／
酸素の流量比1/1、バイアスパワー密度１〜3W/cm2の形
状条件を使用する。膜堆積にはバイアスECR法に代え
て、バイアススパッタ法やバイアスCVD法を用いること
も可能である。
さ約50nmのシリコン酸化膜18を溝内面に形成する（第１
図（ｅ））。シリコン酸化膜18とシリコン基板界面にお
ける硼素、燐の偏析係数は各々約0.1、10であるので、
ｎウェル側の界面の硼素濃度はｎウェル中の燐濃度以下
にすることができる。続いて、第１図（ｅ）に示すよう
に、プラズマ処理装置によりシリコン基板ホルダにrf
（高周波）バイアスを印加しながらシランと酸素のプラ
ズマを用いて溝内にシリコン酸化膜19を堆積する。同図
は溝を途中まで埋め込んだ場合の断面図である。該プラ
ズマ処理装置としては、例えば電子サイクロトロン共鳴
（ECR）法を利用したバイアスECR形薄膜堆積装置を用い
る。本装置の特徴は、堆積粒子がシリコン基板に対して
垂直に入射するために、アスペクト比（溝幅に対する溝
深さの比）の高いサブミクロン幅の溝にシリコン酸化膜
を埋め込むことができることである。また、フィールド
領域のような広い凹部も平坦に埋め込むことができる。
本装置では、基板ホルダにバイアスを印加しながら膜堆
積を行なうために、膜堆積と同時にスパッタリングが行
なわれる。スパッタ速度と膜堆積速度はイオンの入射角
度に依存し、入射角45度に垂直な面が最も速くスパッタ
リングされる。その結果、第１図（ｅ）のように段差部
が45度に削られる。バイアスECR形薄膜堆積の条件に
は、例えば、共鳴条件としてマイクロ波周波数2.45GH
z、磁場強度875ガウス、圧力10-5〜10-3Torr、シラン／
酸素の流量比1/1、バイアスパワー密度１〜3W/cm2の形
状条件を使用する。膜堆積にはバイアスECR法に代え
て、バイアススパッタ法やバイアスCVD法を用いること
も可能である。
膜堆積に更に続けて第１図（ｆ）のように溝を埋め込
む。例えば、上述の形成条件を用いると、鬆を発生させ
ずに、幅0.8μｍ、深さ２μｍの溝を埋め込むことがで
きる。溝の周辺部のECRシリコン酸化膜19には、スパッ
タによる斜面が形成される。ECRシリコン酸化膜19は熱
酸化で形成したシリコン酸化膜に極めて近い特性を持つ
ため、膜質向上のための熱処理が不要である。そのた
め、結晶欠陥が発生することがない。
む。例えば、上述の形成条件を用いると、鬆を発生させ
ずに、幅0.8μｍ、深さ２μｍの溝を埋め込むことがで
きる。溝の周辺部のECRシリコン酸化膜19には、スパッ
タによる斜面が形成される。ECRシリコン酸化膜19は熱
酸化で形成したシリコン酸化膜に極めて近い特性を持つ
ため、膜質向上のための熱処理が不要である。そのた
め、結晶欠陥が発生することがない。
次に、溝領域の平坦化について説明する。第１図
（ｆ）に示すように素子領域上の台形の絶縁膜上に素子
領域よりも狭いレジストパターン20をリソグラフィ工程
により形成する。以下の絶縁膜をくりぬく工程では、レ
ジストパターンがずれていてもプロセス上問題はない。
（ｆ）に示すように素子領域上の台形の絶縁膜上に素子
領域よりも狭いレジストパターン20をリソグラフィ工程
により形成する。以下の絶縁膜をくりぬく工程では、レ
ジストパターンがずれていてもプロセス上問題はない。
RIEを用いたドライエッチングで、第１図（ｇ）に示
すように素子領域上に凸状の絶縁膜19′,19″が形成さ
れる。第１図（ｇ）で示した工程ではドライエッチング
を行なったが、ウェットエッチングを用いても差し支え
ない。第１図（ｈ）および第１図（ｉ）は基板にバイア
スを印加可能なプラズマ処理装置を用いて凸状の絶縁膜
と３角形の絶縁膜をエンチングしながら絶縁膜を僅かに
堆積して平坦化し、さらに、素子領域が露出するまで同
じ装置内でスパッタエッチによりエッチバックしたもの
である。本発明では、バイアスECR装置を用いて行なっ
た。従って、第１図（ｉ）に示すような表面がほぼ平坦
な溝分離部を形成する。
すように素子領域上に凸状の絶縁膜19′,19″が形成さ
れる。第１図（ｇ）で示した工程ではドライエッチング
を行なったが、ウェットエッチングを用いても差し支え
ない。第１図（ｈ）および第１図（ｉ）は基板にバイア
スを印加可能なプラズマ処理装置を用いて凸状の絶縁膜
と３角形の絶縁膜をエンチングしながら絶縁膜を僅かに
堆積して平坦化し、さらに、素子領域が露出するまで同
じ装置内でスパッタエッチによりエッチバックしたもの
である。本発明では、バイアスECR装置を用いて行なっ
た。従って、第１図（ｉ）に示すような表面がほぼ平坦
な溝分離部を形成する。
以上は溝分離部を形成することに重点をおいて説明し
たが、更に、ｐ形エピタキシャル層、ｎウェル領域に各
々nMOSトランジスタ21、pMOSトランジスタ22を形成する
（第２図）。MOSトランジスタ用のゲート23を形成した
後、nMOS用のn++ソース・ドレイン24およびpMOS用のp++
ソース・ドレイン25を各々形成し、層間絶縁膜26にコン
タクトホールを形成し、配線金属27を接続する。
たが、更に、ｐ形エピタキシャル層、ｎウェル領域に各
々nMOSトランジスタ21、pMOSトランジスタ22を形成する
（第２図）。MOSトランジスタ用のゲート23を形成した
後、nMOS用のn++ソース・ドレイン24およびpMOS用のp++
ソース・ドレイン25を各々形成し、層間絶縁膜26にコン
タクトホールを形成し、配線金属27を接続する。
以上説明したように本発明は、シリコン基板ホルダに
バイアスが印加可能なプラズマ処理装置を用いて絶縁膜
を堆積することにより、溝内に鬆を発生させずに、結晶
欠陥の無い溝分離を形成することが可能となる。また、
表面がほぼ平坦な溝分離部を形成でき、広いフィールド
領域とも共存することができる。そのため、微細な分離
幅で深い分離が形成でき、微細素子を高密度に集積した
半導体集積回路が実現できる。
バイアスが印加可能なプラズマ処理装置を用いて絶縁膜
を堆積することにより、溝内に鬆を発生させずに、結晶
欠陥の無い溝分離を形成することが可能となる。また、
表面がほぼ平坦な溝分離部を形成でき、広いフィールド
領域とも共存することができる。そのため、微細な分離
幅で深い分離が形成でき、微細素子を高密度に集積した
半導体集積回路が実現できる。
第１図は本発明による半導体集積回路装置の製造方法の
一実施例を説明するための断面図、第２図は素子領域に
トランジスタを形成した場合を示す断面図、第３図およ
び第４図は従来の半導体集積回路装置の製造方法を説明
するための断面図である。
一実施例を説明するための断面図、第２図は素子領域に
トランジスタを形成した場合を示す断面図、第３図およ
び第４図は従来の半導体集積回路装置の製造方法を説明
するための断面図である。
Claims (1)
- 【請求項１】シリコン基板上に形成した複数の素子を互
いに分離する製造方法において、 前記シリコン基板表面に形成した絶縁膜を貫通して素子
分離領域となる基板表面に溝を形成し、シリコン基板ホ
ルダにバイアスが印加可能なプラズマ処理装置を用いて
前記溝に絶縁膜を堆積する工程と、 前記堆積した絶縁膜上にレジストを塗布し、リソグラフ
ィ工程により所定の素子領域上の台形上の絶縁膜上にこ
の絶縁膜の幅より小さな幅の溝レジストパターンを形成
する工程と、 前記レジストパターンにより前記台形上の絶縁膜をエッ
チングする工程と、 素子領域上に残った凸状の絶縁膜をプラズマ処理装置を
用いてエッチングしながら絶縁膜を堆積する工程と、 素子領域となる基板表面が露出するまでエッチングする
工程とを 備えたことを特徴とする半導体集積回路装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1182540A JP2563206B2 (ja) | 1989-07-17 | 1989-07-17 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1182540A JP2563206B2 (ja) | 1989-07-17 | 1989-07-17 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0348440A JPH0348440A (ja) | 1991-03-01 |
| JP2563206B2 true JP2563206B2 (ja) | 1996-12-11 |
Family
ID=16120080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1182540A Expired - Lifetime JP2563206B2 (ja) | 1989-07-17 | 1989-07-17 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2563206B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3262059B2 (ja) | 1998-02-12 | 2002-03-04 | 日本電気株式会社 | 半導体装置の製造方法 |
-
1989
- 1989-07-17 JP JP1182540A patent/JP2563206B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0348440A (ja) | 1991-03-01 |
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Legal Events
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