JPH06314739A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06314739A JPH06314739A JP10211193A JP10211193A JPH06314739A JP H06314739 A JPH06314739 A JP H06314739A JP 10211193 A JP10211193 A JP 10211193A JP 10211193 A JP10211193 A JP 10211193A JP H06314739 A JPH06314739 A JP H06314739A
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Abstract
(57)【要約】
【目的】 平坦性に優れたトレンチ分離構造を有する半
導体集積回路装置の製造方法を提供する。 【構成】 トレンチ溝上に多結晶シリコンを形成し、こ
の溝に対応した凹部を耐酸化性膜で充填し、熱酸化後、
この熱酸化で形成された二酸化シリコンを除去すること
によって多結晶シリコンを平坦化する。
導体集積回路装置の製造方法を提供する。 【構成】 トレンチ溝上に多結晶シリコンを形成し、こ
の溝に対応した凹部を耐酸化性膜で充填し、熱酸化後、
この熱酸化で形成された二酸化シリコンを除去すること
によって多結晶シリコンを平坦化する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置、特に、ト
レンチ分離構造を有する半導体装置の製造方法に関する
ものである。
レンチ分離構造を有する半導体装置の製造方法に関する
ものである。
【０００２】
【従来の技術】近年、半導体集積回路の高集積化が急激
に進み、素子の微細化の度合いを高める工夫が種々の方
法でなされている。特に、バイポーラ型半導体集積回路
装置においては、素子の微細化と相まって、素子分離技
術にも改良が加えられ、装置の高集積化に寄与してい
る。
に進み、素子の微細化の度合いを高める工夫が種々の方
法でなされている。特に、バイポーラ型半導体集積回路
装置においては、素子の微細化と相まって、素子分離技
術にも改良が加えられ、装置の高集積化に寄与してい
る。
【０００３】最近の素子分離技術は、半導体基板面に対
して垂直にエッチングできる異方性反応イオンエッチン
グ技術（以下「ＲＩＥ技術」と呼ぶ）を用いた溝掘り工
程と、多結晶シリコンによる溝の埋め戻し工程とを組み
合わせたトレンチ分離技術が主流となっている。
して垂直にエッチングできる異方性反応イオンエッチン
グ技術（以下「ＲＩＥ技術」と呼ぶ）を用いた溝掘り工
程と、多結晶シリコンによる溝の埋め戻し工程とを組み
合わせたトレンチ分離技術が主流となっている。
【０００４】図３（ａ）〜（ｈ）に従来のトレンチ分離
構造を有する半導体集積回路装置の製造工程図を示す。
構造を有する半導体集積回路装置の製造工程図を示す。
【０００５】図３（ａ）に示す様に、約２μｍの厚さの
Ｎ型エピタキシャル層（図示せず）を成長させたＰ型シ
リコン半導体基板３０１を１０００℃の水蒸気雰囲気中
で酸化し、約１００００Åの厚さの酸化膜３０２を形成
する。
Ｎ型エピタキシャル層（図示せず）を成長させたＰ型シ
リコン半導体基板３０１を１０００℃の水蒸気雰囲気中
で酸化し、約１００００Åの厚さの酸化膜３０２を形成
する。
【０００６】続いて、前記酸化膜３０２上に、フォトレ
ジストを塗布し、露光、現像し、レジストパターンを形
成し、前記レジストパターンをマスクとして、酸化膜３
０２を周知のエッチング方法で選択的に除去し、約１．
５μｍ幅の開口部３０３を形成する（図３（ｂ））。
ジストを塗布し、露光、現像し、レジストパターンを形
成し、前記レジストパターンをマスクとして、酸化膜３
０２を周知のエッチング方法で選択的に除去し、約１．
５μｍ幅の開口部３０３を形成する（図３（ｂ））。
【０００７】次いで、酸化膜３０２をマスクとして、Ｒ
ＩＥ技術により、シリコン半導体基板３０１に溝３０４
を形成する。例えば、ＳiＣｌ4とＮ2との混合ガスを用
い電力密度０．３２Ｗ／ｃｍ2 、ＲＦ電力１３．５６Ｍ
Ｈｚで、ＲＩＥを行なうと、約１０００Å／分の速度で
エッチングされる。溝の深さは、前記Ｎ型エピタキシャ
ル層の厚さが約２μｍの場合、３μｍ程度である（図３
（ｃ））。
ＩＥ技術により、シリコン半導体基板３０１に溝３０４
を形成する。例えば、ＳiＣｌ4とＮ2との混合ガスを用
い電力密度０．３２Ｗ／ｃｍ2 、ＲＦ電力１３．５６Ｍ
Ｈｚで、ＲＩＥを行なうと、約１０００Å／分の速度で
エッチングされる。溝の深さは、前記Ｎ型エピタキシャ
ル層の厚さが約２μｍの場合、３μｍ程度である（図３
（ｃ））。
【０００８】次に、酸化膜３０２をマスクとして、ホウ
素イオン注入（エネルギー５０ｋｅＶ、ドーズ量１×１
０13ions／ｃｍ2）を行ない、溝３０４の底部に、チャ
ネルストッパーの役目をするＰ型領域を形成する（図示
せず）。
素イオン注入（エネルギー５０ｋｅＶ、ドーズ量１×１
０13ions／ｃｍ2）を行ない、溝３０４の底部に、チャ
ネルストッパーの役目をするＰ型領域を形成する（図示
せず）。
【０００９】次に、１０００℃の水蒸気雰囲気中で酸化
することにより、溝３０４内部に約２０００Åの内壁酸
化膜３０５を形成する（図３（ｄ））。
することにより、溝３０４内部に約２０００Åの内壁酸
化膜３０５を形成する（図３（ｄ））。
【００１０】続いて、減圧ケミカル・ヴェパー・デポジ
ション（以下ＣＶＤという）装置を用いた周知のＣＶＤ
法により多結晶シリコン３０６を形成する。前記多結晶
シリコン３０６の厚さは、溝３０４を十分充填できる程
度でよい（図３（ｅ））。この時、多結晶シリコンの表
面には、溝３０４に対応した凹部３０４ａが形成され
る。
ション（以下ＣＶＤという）装置を用いた周知のＣＶＤ
法により多結晶シリコン３０６を形成する。前記多結晶
シリコン３０６の厚さは、溝３０４を十分充填できる程
度でよい（図３（ｅ））。この時、多結晶シリコンの表
面には、溝３０４に対応した凹部３０４ａが形成され
る。
【００１１】次に、フォトレジスト３０７を約１μｍス
ピナー法にて塗布し、１００℃で３０分間加熱し、平坦
化する（図３（ｆ））。
ピナー法にて塗布し、１００℃で３０分間加熱し、平坦
化する（図３（ｆ））。
【００１２】次に、ＳＦ6とＯ2の混合ガスを用いたＲＩ
Ｅによりフォトレジスト３０７および多結晶シリコン３
０６を酸化膜３０２が露出するまでエッチングする（図
３（ｇ））。
Ｅによりフォトレジスト３０７および多結晶シリコン３
０６を酸化膜３０２が露出するまでエッチングする（図
３（ｇ））。
【００１３】続いて、１０００℃の水蒸気雰囲気中で熱
酸化し、約２０００Åのシリコン酸化膜３０８を形成す
る（図３（ｈ））。
酸化し、約２０００Åのシリコン酸化膜３０８を形成す
る（図３（ｈ））。
【００１４】
【発明が解決しようとする課題】前記の製造工程では、
図３（ｅ）を参照して説明したように、多結晶シリコン
３０６上に凹部３０４ａが形成され、この凹部を平坦化
するために、フォトレジストを厚く形成した（図３
（ｆ））後、フォトレジストおよび多結晶シリコンをエ
ッチングしている（図３（ｇ））。
図３（ｅ）を参照して説明したように、多結晶シリコン
３０６上に凹部３０４ａが形成され、この凹部を平坦化
するために、フォトレジストを厚く形成した（図３
（ｆ））後、フォトレジストおよび多結晶シリコンをエ
ッチングしている（図３（ｇ））。
【００１５】しかしながら、フォトレジストと多結晶シ
リコンを同じ速度でエッチングすることは困難であるた
め、例えば、フォトレジストのエッチング速度が多結晶
シリコンのエッチング速度より大きい場合は、前記凹部
に対応する部分が凹部になり、また、逆に小さい場合は
凸部となる。図３（ｇ）は、この凹部の場合を示す。
リコンを同じ速度でエッチングすることは困難であるた
め、例えば、フォトレジストのエッチング速度が多結晶
シリコンのエッチング速度より大きい場合は、前記凹部
に対応する部分が凹部になり、また、逆に小さい場合は
凸部となる。図３（ｇ）は、この凹部の場合を示す。
【００１６】従って、この凹部あるいは凸部により配線
の断線、あるいは、配線が薄く形成されることによるエ
レクトロマイグレーション等の配線不良が発生するとい
う問題点があった。
の断線、あるいは、配線が薄く形成されることによるエ
レクトロマイグレーション等の配線不良が発生するとい
う問題点があった。
【００１７】また、フォトレジストと多結晶シリコンの
エッチングを２種のガス、つまり、フォトレジストのエ
ッチングガスであるＯ2と、多結晶シリコンのエッチン
グガスであるＳＦ6のガスを用いるため、異物、例え
ば、フォトレジストとＳＦ6の反応物あるいは多結晶シ
リコンとＯ2の反応物等が多数発生し、これら異物がウ
エハ表面に付着し、配線間に短絡が発生するという問題
点があった。
エッチングを２種のガス、つまり、フォトレジストのエ
ッチングガスであるＯ2と、多結晶シリコンのエッチン
グガスであるＳＦ6のガスを用いるため、異物、例え
ば、フォトレジストとＳＦ6の反応物あるいは多結晶シ
リコンとＯ2の反応物等が多数発生し、これら異物がウ
エハ表面に付着し、配線間に短絡が発生するという問題
点があった。
【００１８】
【課題を解決するための手段】本発明は、第１の凹部を
有する半導体基板を準備する工程と、前記半導体基板上
に前記第１の凹部に対応する第２の凹部を有するシリコ
ン膜を形成する工程と、前記第２の凹部上に耐酸化性膜
を形成する工程と、前記シリコン膜を酸化し、シリコン
酸化膜を形成する工程と、前記シリコン酸化膜を除去す
る工程と、を有するものである。
有する半導体基板を準備する工程と、前記半導体基板上
に前記第１の凹部に対応する第２の凹部を有するシリコ
ン膜を形成する工程と、前記第２の凹部上に耐酸化性膜
を形成する工程と、前記シリコン膜を酸化し、シリコン
酸化膜を形成する工程と、前記シリコン酸化膜を除去す
る工程と、を有するものである。
【００１９】ここで、前記第１の凹部は、例えばトレン
チ分離溝のようなものである。
チ分離溝のようなものである。
【００２０】
【作用】本発明は、以上のように前記シリコン膜上の第
２の凹部に耐酸化性膜を形成した後、熱酸化することに
よって、この熱酸化工程で形成されるシリコン酸化膜の
底面を平坦化することができる。従って、このシリコン
酸化膜を除去することによって、シリコン膜上を平坦化
することができる。
２の凹部に耐酸化性膜を形成した後、熱酸化することに
よって、この熱酸化工程で形成されるシリコン酸化膜の
底面を平坦化することができる。従って、このシリコン
酸化膜を除去することによって、シリコン膜上を平坦化
することができる。
【００２１】
［実施例１］図１（ａ）〜（ｋ）は、本発明の第１の実
施例を示す工程断面図である。図１（ａ）に示す様に、
約２μｍの厚さのＮ型エピタキシャル層（図示せず）を
成長させたＰ型シリコン半導体基板１０１を１０００℃
の水蒸気雰囲気中で酸化し、約１００００Åの厚さの酸
化膜１０２を形成する。
施例を示す工程断面図である。図１（ａ）に示す様に、
約２μｍの厚さのＮ型エピタキシャル層（図示せず）を
成長させたＰ型シリコン半導体基板１０１を１０００℃
の水蒸気雰囲気中で酸化し、約１００００Åの厚さの酸
化膜１０２を形成する。
【００２２】続いて、前記酸化膜１０２上に、フォトレ
ジストを塗布し、露光、現像し、レジストパターンを形
成し、前記レジストパターンをマスクとして、酸化膜１
０２を周知のエッチング方法で選択的に除去し、約１．
５μｍ幅の開口部１０３を形成する（図１（ｂ））。
ジストを塗布し、露光、現像し、レジストパターンを形
成し、前記レジストパターンをマスクとして、酸化膜１
０２を周知のエッチング方法で選択的に除去し、約１．
５μｍ幅の開口部１０３を形成する（図１（ｂ））。
【００２３】次いで、酸化膜１０２をマスクとして、Ｒ
ＩＥ技術により、シリコン半導体基板１０１に溝１０４
を形成する。例えば、ＳiＣｌ4とＮ2との混合ガスを用
い電力密度０．３２Ｗ／ｃｍ2 、ＲＦ電力１３．５６Ｍ
Ｈｚで、ＲＩＥを行なうと、約１０００Å／分の速度で
エッチングされる。溝の深さは、前記Ｎ型エピタキシャ
ル層の厚さが約２μｍの場合、３μｍ程度である（図１
（ｃ））。
ＩＥ技術により、シリコン半導体基板１０１に溝１０４
を形成する。例えば、ＳiＣｌ4とＮ2との混合ガスを用
い電力密度０．３２Ｗ／ｃｍ2 、ＲＦ電力１３．５６Ｍ
Ｈｚで、ＲＩＥを行なうと、約１０００Å／分の速度で
エッチングされる。溝の深さは、前記Ｎ型エピタキシャ
ル層の厚さが約２μｍの場合、３μｍ程度である（図１
（ｃ））。
【００２４】次に、酸化膜１０２をマスクとして、ホウ
素イオン注入（エネルギー５０ｋｅＶ、ドーズ量１×１
０13ions／ｃｍ2）を行ない、溝１０４の底部に、チャ
ネルストッパーの役目をするＰ型領域を形成する（図示
せず）。
素イオン注入（エネルギー５０ｋｅＶ、ドーズ量１×１
０13ions／ｃｍ2）を行ない、溝１０４の底部に、チャ
ネルストッパーの役目をするＰ型領域を形成する（図示
せず）。
【００２５】次に、１０００℃の水蒸気雰囲気中で酸化
することにより、溝１０４内部に約２０００Åの内壁酸
化膜１０５を形成する（図３（ｄ））。
することにより、溝１０４内部に約２０００Åの内壁酸
化膜１０５を形成する（図３（ｄ））。
【００２６】続いて、減圧ＣＶＤ装置を用いた周知のＣ
ＶＤ法により多結晶シリコン１０６を形成する。この多
結晶シリコン１０６の厚さは、溝１０４を十分充填でき
る程度でよい（図１（ｅ））。この時、多結晶シリコン
の表面には、溝１０４に対応した凹部１０４ａが形成さ
れる。
ＶＤ法により多結晶シリコン１０６を形成する。この多
結晶シリコン１０６の厚さは、溝１０４を十分充填でき
る程度でよい（図１（ｅ））。この時、多結晶シリコン
の表面には、溝１０４に対応した凹部１０４ａが形成さ
れる。
【００２７】次に、減圧ＣＶＤ装置を用い、シリコン窒
化膜１０７を形成する。この時、前記凹部側壁では、シ
リコン窒化膜１０７の見かけの膜厚が大きくなっている
（図１（ｆ））。この後ＲＩＥ技術を用い、シリコン窒
化膜１０７をＣＦ4ガスで異方的にエッチングする。こ
の時、前記凹部１０４ａにのみシリコン窒化膜が残る
（図１（ｇ））。
化膜１０７を形成する。この時、前記凹部側壁では、シ
リコン窒化膜１０７の見かけの膜厚が大きくなっている
（図１（ｆ））。この後ＲＩＥ技術を用い、シリコン窒
化膜１０７をＣＦ4ガスで異方的にエッチングする。こ
の時、前記凹部１０４ａにのみシリコン窒化膜が残る
（図１（ｇ））。
【００２８】次に、多結晶シリコン１０６を、１０００
℃の水蒸気雰囲気中で酸化する。この時、シリコン窒化
膜１０７は耐酸化性マスクであるので、シリコン窒化膜
で覆われている部分からは酸化膜は成長しない。しかし
ながら、シリコン窒化膜周辺部の多結晶シリコンの酸化
が横方向に進むため、シリコン窒化膜直下にも若干酸化
膜が形成される。この場合、酸化膜１０８を、酸化膜１
０８と多結晶シリコン１０６の界面が凹部１０４ａの底
部とほぼ同じ位置になるまで成長させるのが望ましい
（図１（ｈ））。
℃の水蒸気雰囲気中で酸化する。この時、シリコン窒化
膜１０７は耐酸化性マスクであるので、シリコン窒化膜
で覆われている部分からは酸化膜は成長しない。しかし
ながら、シリコン窒化膜周辺部の多結晶シリコンの酸化
が横方向に進むため、シリコン窒化膜直下にも若干酸化
膜が形成される。この場合、酸化膜１０８を、酸化膜１
０８と多結晶シリコン１０６の界面が凹部１０４ａの底
部とほぼ同じ位置になるまで成長させるのが望ましい
（図１（ｈ））。
【００２９】次に、１７０℃のリン酸を用いてシリコン
窒化膜１０７を除去する。その後、緩衝フッ酸液を用い
て、酸化膜１０８を除去する。ここで、図１（ｉ）に示
すように、多結晶シリコン１０６の露出表面は、凹部１
０４ａの深さが低減され、平坦性がよくなる。
窒化膜１０７を除去する。その後、緩衝フッ酸液を用い
て、酸化膜１０８を除去する。ここで、図１（ｉ）に示
すように、多結晶シリコン１０６の露出表面は、凹部１
０４ａの深さが低減され、平坦性がよくなる。
【００３０】続いて、ＣＨ2Ｆ2とＳＦ6の混合ガスを用
いたＲＩＥ（圧力０．０１Torr、ＲＦ電力４５Ｗ）で、
酸化膜１０２が露出するまで、多結晶シリコン１０６を
エッチングする（図１（ｊ））。
いたＲＩＥ（圧力０．０１Torr、ＲＦ電力４５Ｗ）で、
酸化膜１０２が露出するまで、多結晶シリコン１０６を
エッチングする（図１（ｊ））。
【００３１】次に、１０００℃で酸化し、トレンチ多結
晶シリコン酸化膜１０９を形成する（図１（ｋ））。
晶シリコン酸化膜１０９を形成する（図１（ｋ））。
【００３２】［実施例２］図２（ａ）〜（ｇ）は、本発
明の第２の実施例を示す工程断面図である。 図２
（ａ）に示す様に、約２μｍの厚さのＮ型エピタキシャ
ル層（図示せず）を成長させたＰ型シリコン半導体基板
２０１を１０００℃の水蒸気雰囲気中で酸化し、約１０
０００Åの厚さの酸化膜２０２を形成する。
明の第２の実施例を示す工程断面図である。 図２
（ａ）に示す様に、約２μｍの厚さのＮ型エピタキシャ
ル層（図示せず）を成長させたＰ型シリコン半導体基板
２０１を１０００℃の水蒸気雰囲気中で酸化し、約１０
０００Åの厚さの酸化膜２０２を形成する。
【００３３】続いて、ＣＶＤ技術を用いて１５００Å程
度のシリコン窒化膜２０３、約１００００Åの上層酸化
膜２０４を順次形成する。
度のシリコン窒化膜２０３、約１００００Åの上層酸化
膜２０４を順次形成する。
【００３４】次に、上層酸化膜２０４上にフォトレジス
トを塗布し、露光、現像し、レジストパターンを形成
し、前記レジストパターンをマスクとして、上層酸化膜
２０４、シリコン窒化膜２０３および下層酸化膜２０２
を周知のエッチング方法で選択的に除去し、約１．５μ
ｍ幅の開口部２０５を形成する。
トを塗布し、露光、現像し、レジストパターンを形成
し、前記レジストパターンをマスクとして、上層酸化膜
２０４、シリコン窒化膜２０３および下層酸化膜２０２
を周知のエッチング方法で選択的に除去し、約１．５μ
ｍ幅の開口部２０５を形成する。
【００３５】次いで、酸化膜２０４、シリコン窒化膜２
０３および下層酸化膜２０２をマスクとして、ＲＩＥ技
術により、シリコン半導体基板２０１に溝２０６を形成
する。例えば、ＳiＣｌ4とＮ2との混合ガスを用い電力
密度０．３２Ｗ／ｃｍ2 、ＲＦ電力１３．５６ＭＨｚ
で、ＲＩＥを行なうと、約１０００Å／分の速度でエッ
チングされる。溝の深さは、前記Ｎ型エピタキシャル層
の厚さが約２μｍの場合、３μｍ程度である。
０３および下層酸化膜２０２をマスクとして、ＲＩＥ技
術により、シリコン半導体基板２０１に溝２０６を形成
する。例えば、ＳiＣｌ4とＮ2との混合ガスを用い電力
密度０．３２Ｗ／ｃｍ2 、ＲＦ電力１３．５６ＭＨｚ
で、ＲＩＥを行なうと、約１０００Å／分の速度でエッ
チングされる。溝の深さは、前記Ｎ型エピタキシャル層
の厚さが約２μｍの場合、３μｍ程度である。
【００３６】次に、酸化膜２０４をマスクとして、ホウ
素イオン注入（エネルギー５０ｋｅＶ、ドーズ量１×１
０13ions／ｃｍ2）を行ない、溝２０６の底部に、チャ
ネルストッパーの役目をするＰ型領域を形成する（図示
せず）。
素イオン注入（エネルギー５０ｋｅＶ、ドーズ量１×１
０13ions／ｃｍ2）を行ない、溝２０６の底部に、チャ
ネルストッパーの役目をするＰ型領域を形成する（図示
せず）。
【００３７】次に、１０００℃の水蒸気雰囲気中で酸化
することにより、溝２０６内部に約２０００Åの内壁酸
化膜２０７を形成する（図２（ｂ））。
することにより、溝２０６内部に約２０００Åの内壁酸
化膜２０７を形成する（図２（ｂ））。
【００３８】続いて、減圧ＣＶＤ装置を用いた周知のＣ
ＶＤ法により多結晶シリコン２０８を形成する。この多
結晶シリコン２０８の厚さは、溝２０６を十分充填でき
る程度でよい。この時、多結晶シリコンの表面には、溝
２０６に対応した凹部２０６ａが形成される。ここで、
この凹部２０６ａの底部が、シリコン窒化膜２０３とほ
ぼ同じ面になるよう、あらかじめ上層酸化膜２０４、シ
リコン窒化膜２０３もしくは多結晶シリコン２０８の膜
厚を適宜調整したほうがよい。
ＶＤ法により多結晶シリコン２０８を形成する。この多
結晶シリコン２０８の厚さは、溝２０６を十分充填でき
る程度でよい。この時、多結晶シリコンの表面には、溝
２０６に対応した凹部２０６ａが形成される。ここで、
この凹部２０６ａの底部が、シリコン窒化膜２０３とほ
ぼ同じ面になるよう、あらかじめ上層酸化膜２０４、シ
リコン窒化膜２０３もしくは多結晶シリコン２０８の膜
厚を適宜調整したほうがよい。
【００３９】次に、減圧ＣＶＤ装置を用い、シリコン窒
化膜２０９を形成する。この時、前記凹部２０６ａ側壁
では、シリコン窒化膜２０９の見かけの膜厚が大きくな
っている（図２（ｃ））。この後、ＲＩＥ技術を用い、
シリコン窒化膜２０９をＣＦ4ガスで異方的にエッチン
グする。この時、前記凹部２０６ａにのみシリコン窒化
膜２０９が残る（図２（ｄ））。
化膜２０９を形成する。この時、前記凹部２０６ａ側壁
では、シリコン窒化膜２０９の見かけの膜厚が大きくな
っている（図２（ｃ））。この後、ＲＩＥ技術を用い、
シリコン窒化膜２０９をＣＦ4ガスで異方的にエッチン
グする。この時、前記凹部２０６ａにのみシリコン窒化
膜２０９が残る（図２（ｄ））。
【００４０】次に、多結晶シリコン２０８を、１０００
℃の水蒸気雰囲気中で酸化し、酸化膜２１０を形成する
（図２（ｅ））。この場合、シリコン窒化膜２０３が酸
化のストッパーとして働くので、第１の実施例で説明し
た酸化膜を、酸化膜と多結晶シリコンの界面が凹部の底
部とほぼ同じ位置になるまで成長させるといった酸化膜
厚の調整が不必要となる。
℃の水蒸気雰囲気中で酸化し、酸化膜２１０を形成する
（図２（ｅ））。この場合、シリコン窒化膜２０３が酸
化のストッパーとして働くので、第１の実施例で説明し
た酸化膜を、酸化膜と多結晶シリコンの界面が凹部の底
部とほぼ同じ位置になるまで成長させるといった酸化膜
厚の調整が不必要となる。
【００４１】次に、１７０℃のリン酸を用いてシリコン
窒化膜２０９を除去する。その後、緩衝フッ酸液を用い
て、酸化膜２１０を除去する。ここで、図２（ｆ）に示
すように、多結晶シリコン２０８の露出表面は、凹部２
０６ａの深さが低減され、平坦性がよくなる。
窒化膜２０９を除去する。その後、緩衝フッ酸液を用い
て、酸化膜２１０を除去する。ここで、図２（ｆ）に示
すように、多結晶シリコン２０８の露出表面は、凹部２
０６ａの深さが低減され、平坦性がよくなる。
【００４２】次に、１０００℃で酸化し、トレンチ上多
結晶シリコン酸化膜２１１を形成する（図２（ｇ））。
結晶シリコン酸化膜２１１を形成する（図２（ｇ））。
【００４３】
【発明の効果】以上詳細に説明したように、本発明の第
１の実施例によれば、トレンチ溝上に多結晶シリコンを
形成し、この溝に対応した多結晶シリコン上の凹部を耐
酸化性膜で充填し、熱酸化を行ったので、この熱酸化で
形成されたシリコン酸化膜の底面を平坦化することがで
きる。従って、このシリコン酸化膜を除去することによ
って多結晶シリコンを平坦化することができる。
１の実施例によれば、トレンチ溝上に多結晶シリコンを
形成し、この溝に対応した多結晶シリコン上の凹部を耐
酸化性膜で充填し、熱酸化を行ったので、この熱酸化で
形成されたシリコン酸化膜の底面を平坦化することがで
きる。従って、このシリコン酸化膜を除去することによ
って多結晶シリコンを平坦化することができる。
【００４４】さらに、本発明の第２の実施例によれば、
あらかじめ酸化のストッパーとして耐酸化性膜を多結晶
シリコン膜の下に形成したので、熱酸化によって形成さ
れるシリコン酸化膜の膜厚の調整が不要になる。
あらかじめ酸化のストッパーとして耐酸化性膜を多結晶
シリコン膜の下に形成したので、熱酸化によって形成さ
れるシリコン酸化膜の膜厚の調整が不要になる。
【図１】本発明の第１の実施例を示す工程断面図であ
る。
る。
【図２】本発明の第２の実施例を示す工程断面図であ
る。
る。
【図３】従来のトレンチ分離構造を有する半導体集積回
路装置の製造工程断面図
路装置の製造工程断面図
１０１ 半導体基板 １０２ 酸化膜 １０３ 開講部 １０４ 溝 １０４ａ 凹部 １０５ 内壁酸化膜 １０６ 多結晶シリコン １０７ シリコン窒化膜 １０８ 多結晶シリコン酸化膜 １０９ トレンチ上多結晶シリコン酸化膜
Claims (2)
- 【請求項１】 第１の凹部を有する半導体基板を準備す
る工程と、 前記半導体基板上に前記第１の凹部に対応する第２の凹
部を有するシリコン膜を形成する工程と、 前記第２の凹部上に耐酸化性膜を形成する工程と、 前記シリコン膜を酸化し、シリコン酸化膜を形成する工
程と、 前記シリコン酸化膜を除去する工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記半導体基板は、前記凹部以外の領域
に耐酸化性膜が形成されていることを特徴とする請求項
１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10211193A JPH06314739A (ja) | 1993-04-28 | 1993-04-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10211193A JPH06314739A (ja) | 1993-04-28 | 1993-04-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06314739A true JPH06314739A (ja) | 1994-11-08 |
Family
ID=14318697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10211193A Pending JPH06314739A (ja) | 1993-04-28 | 1993-04-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06314739A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010061038A (ko) * | 1999-12-28 | 2001-07-07 | 박종섭 | 격리막 형성 방법 |
| US6624044B2 (en) | 2000-05-16 | 2003-09-23 | Denso Corporation | Method for manufacturing semiconductor device having trench filled with polysilicon |
| US7439156B2 (en) | 2005-04-18 | 2008-10-21 | Nec Electronics Corporation | Method for manufacturing semiconductor device |
| US7846801B2 (en) | 2006-08-18 | 2010-12-07 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor device |
-
1993
- 1993-04-28 JP JP10211193A patent/JPH06314739A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010061038A (ko) * | 1999-12-28 | 2001-07-07 | 박종섭 | 격리막 형성 방법 |
| US6624044B2 (en) | 2000-05-16 | 2003-09-23 | Denso Corporation | Method for manufacturing semiconductor device having trench filled with polysilicon |
| US7439156B2 (en) | 2005-04-18 | 2008-10-21 | Nec Electronics Corporation | Method for manufacturing semiconductor device |
| US7846801B2 (en) | 2006-08-18 | 2010-12-07 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor device |
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