JPS6058636A - 絶縁分離領域の形成方法 - Google Patents
絶縁分離領域の形成方法Info
- Publication number
- JPS6058636A JPS6058636A JP16665383A JP16665383A JPS6058636A JP S6058636 A JPS6058636 A JP S6058636A JP 16665383 A JP16665383 A JP 16665383A JP 16665383 A JP16665383 A JP 16665383A JP S6058636 A JPS6058636 A JP S6058636A
- Authority
- JP
- Japan
- Prior art keywords
- film
- groove
- forming
- etching
- trench
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は絶縁分離領域の形成方法に関し、詳しくは半導
体基板にほぼ垂直に設けた溝を絶縁体あるいは多結晶シ
リコンで、その上部が平坦で空洞のないように埋めて、
絶縁分離領域を形成する方法に関する。
体基板にほぼ垂直に設けた溝を絶縁体あるいは多結晶シ
リコンで、その上部が平坦で空洞のないように埋めて、
絶縁分離領域を形成する方法に関する。
第１図に従来の方法で埋め込みを行なった例を示す。同
図から分るように、従来の方法では、特に絶縁膜３を溝
２にうまく被着させる工夫がなく、特に溝底部に比べ、
溝表面角部の膜が厚くつく傾向があるために、溝２内に
空洞ができたり、その上部が平坦にならない欠点があっ
た。また、特公昭５７−１２５３３の例では、溝表面角
部につけられる丸みに限界があるために、溝の大きさに
よっては、その効果が小さくなる欠点があった。
図から分るように、従来の方法では、特に絶縁膜３を溝
２にうまく被着させる工夫がなく、特に溝底部に比べ、
溝表面角部の膜が厚くつく傾向があるために、溝２内に
空洞ができたり、その上部が平坦にならない欠点があっ
た。また、特公昭５７−１２５３３の例では、溝表面角
部につけられる丸みに限界があるために、溝の大きさに
よっては、その効果が小さくなる欠点があった。
本発明は上述の如き欠点を解決して、半導体基板中に設
けた溝を絶縁体あるいは多結晶シリコンで埋めるのに好
適な新規な方法を提供するものである。
けた溝を絶縁体あるいは多結晶シリコンで埋めるのに好
適な新規な方法を提供するものである。
本発明は、溝の周囲の半導体基板上にその側面が溝中心
方向にテーパあるいは丸みをもつ酸化膜や窒化シリコン
などの絶縁膜を形成し、そのテーパあるいは丸みでその
抜溝を埋めるのに形成する酸化膜、窒化シリコンあるい
は多結晶シリコンの被覆性を高くすると同時に、傾斜金
もつ皮膜の形成により実効的に溝上部の開口面積を広く
、また溝を深くして、その陵の溝の埋め込みで膜が溝表
面角部で厚くつき、はなはだしい場合には、溝埋め込み
完了する前に、膜が溝表面をふさいでしまうことを防止
するとともに、溝が完全に膜で埋められる部分として半
４体集積回路における絶縁分離領域を形成することを特
徴とする。溝を埋めるためには特に被覆性に優れた比較
的高温で形成する低圧化学気相成長による酸化膜や多結
晶シリコン、あるいはプラズマ化学気相成長による酸化
膜や多結晶シリコ７ｆ：用い、燐７リケートガラスを用
いた場合には特にそれ全溶融する工程を設けてもよい。
方向にテーパあるいは丸みをもつ酸化膜や窒化シリコン
などの絶縁膜を形成し、そのテーパあるいは丸みでその
抜溝を埋めるのに形成する酸化膜、窒化シリコンあるい
は多結晶シリコンの被覆性を高くすると同時に、傾斜金
もつ皮膜の形成により実効的に溝上部の開口面積を広く
、また溝を深くして、その陵の溝の埋め込みで膜が溝表
面角部で厚くつき、はなはだしい場合には、溝埋め込み
完了する前に、膜が溝表面をふさいでしまうことを防止
するとともに、溝が完全に膜で埋められる部分として半
４体集積回路における絶縁分離領域を形成することを特
徴とする。溝を埋めるためには特に被覆性に優れた比較
的高温で形成する低圧化学気相成長による酸化膜や多結
晶シリコン、あるいはプラズマ化学気相成長による酸化
膜や多結晶シリコ７ｆ：用い、燐７リケートガラスを用
いた場合には特にそれ全溶融する工程を設けてもよい。
第２図に本発明の一実施例を示す。同図の（ａ）がら（
ｇ）は半４本基板中に溝状賽子分離領域を形成する工程
を順に示している。すなわち第２図Ａに示すように、半
導体基板１上に絶縁膜４を厚く（１０００〜３００００
Ａ）被着する。このとき絶縁膜４を形成する方法として
は、水蒸気酸化による半導体基板の酸化、常圧あるいは
低圧化学気相成長およびプラズマ化学気相成長、スパッ
タによる被着がある。これらの方法で形成できる絶縁膜
には酸化膜、窒化シリコンなどおるが、後の工程で溝外
の埋め込み用の膜を除去することを考えると、このとき
被着する膜は溝を埋める膜と同一“にする、すなわち膜
のエツチング速度を同一にするか、溝上部の膜のエツチ
ング速度が他よりやや速くなることを考えて、埋め込み
用の膜よりややエツチング速度の速いものとする必要が
ある。しかし、溝外のノ漠ヲ除去する工程１２回にすれ
ば、全く異種の膜であ′りても差しつかえない。以下で
は比較的高温（８２０〜９２０１；）の低圧化学気相成
長（反応ガス８ｉＨ４２４８ＣＣＭ 、Ｎ雪０７４０８
ＣＣＭ 、 Ｏｘ Ｉ ＣＣＭ、 ｌ Ｔｏｒｒ ）で
形成し次８１０ｍｔ−被着し几場合を中心に説明する。
ｇ）は半４本基板中に溝状賽子分離領域を形成する工程
を順に示している。すなわち第２図Ａに示すように、半
導体基板１上に絶縁膜４を厚く（１０００〜３００００
Ａ）被着する。このとき絶縁膜４を形成する方法として
は、水蒸気酸化による半導体基板の酸化、常圧あるいは
低圧化学気相成長およびプラズマ化学気相成長、スパッ
タによる被着がある。これらの方法で形成できる絶縁膜
には酸化膜、窒化シリコンなどおるが、後の工程で溝外
の埋め込み用の膜を除去することを考えると、このとき
被着する膜は溝を埋める膜と同一“にする、すなわち膜
のエツチング速度を同一にするか、溝上部の膜のエツチ
ング速度が他よりやや速くなることを考えて、埋め込み
用の膜よりややエツチング速度の速いものとする必要が
ある。しかし、溝外のノ漠ヲ除去する工程１２回にすれ
ば、全く異種の膜であ′りても差しつかえない。以下で
は比較的高温（８２０〜９２０１；）の低圧化学気相成
長（反応ガス８ｉＨ４２４８ＣＣＭ 、Ｎ雪０７４０８
ＣＣＭ 、 Ｏｘ Ｉ ＣＣＭ、 ｌ Ｔｏｒｒ ）で
形成し次８１０ｍｔ−被着し几場合を中心に説明する。
すなわち第２図Ａに示したように半導体基板ｌ上にｓ
ｉ Ｏｘ膜４を被着し、その後第２図Ｂに示すように、
Ｓｉｎ、膜４上に７オトレジスト５を被着し、半導体７
板ｌに溝を堀る大きさく〜３μｍ）にフォトレジスト５
に窓明けを行なう。次に第２図Ｃに示したように、若干
（〜１分）の湿式エツチング（ｆ（Ｆ ／ Ｈｚ Ｏ＝
１ ／ １０あるいは）ＩＦ／ＮＨ４Ｆ ＝ １ ／
２０による）を行なった後、反応性イオンエツチング
（反応ガスＣＦ ４ ＋ Ｈｘ ＋反応ガス圧力０．２
Ｔｏｒｒ）によりて窓下の５ｉｏｔ膜４をエツチングす
る。このエツチングによシなだらかな（基板から６０〜
９５° ）おるいは丸みをもった溝中心方向に傾がトを
もり５ｉｏｚ膜４を溝周辺の半導体基板ｌ上に形成する
ことができる。
ｉ Ｏｘ膜４を被着し、その後第２図Ｂに示すように、
Ｓｉｎ、膜４上に７オトレジスト５を被着し、半導体７
板ｌに溝を堀る大きさく〜３μｍ）にフォトレジスト５
に窓明けを行なう。次に第２図Ｃに示したように、若干
（〜１分）の湿式エツチング（ｆ（Ｆ ／ Ｈｚ Ｏ＝
１ ／ １０あるいは）ＩＦ／ＮＨ４Ｆ ＝ １ ／
２０による）を行なった後、反応性イオンエツチング
（反応ガスＣＦ ４ ＋ Ｈｘ ＋反応ガス圧力０．２
Ｔｏｒｒ）によりて窓下の５ｉｏｔ膜４をエツチングす
る。このエツチングによシなだらかな（基板から６０〜
９５° ）おるいは丸みをもった溝中心方向に傾がトを
もり５ｉｏｚ膜４を溝周辺の半導体基板ｌ上に形成する
ことができる。
この工程はドライエツチングのみであってもよいし、湿
式エツチングのみで行なってもよいが、溝の大きさの制
御性の点からはドライエツチングの方が優れている。次
に第２図りに示すように、第２図Ｃで設けたｓ ｉ ｏ
、膜４′ｆ：マスクに、湿式エツチング（ＨＦ／ＨＮＯ
３＝１／２００．１分）、反応性イオンエツチング（反
応ガスＣＣｌ４、反応ガス圧力０．０５Ｔｏｒｒ）、湿
式エツチング（Ｉ（Ｆ／ＨＮＯ３＝１／２００．１分）
を行なって半導体基板１に溝（深さ〜３μｍ）２を設け
る。
式エツチングのみで行なってもよいが、溝の大きさの制
御性の点からはドライエツチングの方が優れている。次
に第２図りに示すように、第２図Ｃで設けたｓ ｉ ｏ
、膜４′ｆ：マスクに、湿式エツチング（ＨＦ／ＨＮＯ
３＝１／２００．１分）、反応性イオンエツチング（反
応ガスＣＣｌ４、反応ガス圧力０．０５Ｔｏｒｒ）、湿
式エツチング（Ｉ（Ｆ／ＨＮＯ３＝１／２００．１分）
を行なって半導体基板１に溝（深さ〜３μｍ）２を設け
る。
次にｓ２図Ｅに示すように、比較的高温（８２゜〜９２
０ｔ？）の低圧化学気相成長（反応ガスｓｔｎ番 ２４
８ＣＣＭ ｐ Ｎ２０ ７４０ＳＣＣＭ ＠ Ｏ雪：１
０００Ｍ 、反応圧力ＩＴｏｒｒ）で８！Ｏｔ膜３を厚
く（〜３μｍ）被着する。この絶縁膜に燐シリケイトガ
ラスを用いたような場合には高温（９００〜１２００Ｃ
）でガラスの溶融全行なってもよい。
０ｔ？）の低圧化学気相成長（反応ガスｓｔｎ番 ２４
８ＣＣＭ ｐ Ｎ２０ ７４０ＳＣＣＭ ＠ Ｏ雪：１
０００Ｍ 、反応圧力ＩＴｏｒｒ）で８！Ｏｔ膜３を厚
く（〜３μｍ）被着する。この絶縁膜に燐シリケイトガ
ラスを用いたような場合には高温（９００〜１２００Ｃ
）でガラスの溶融全行なってもよい。
次に第２図Ｆに示すように、溝２を埋め込むｆｌｏｗ膜
３上膜３上トレジスト’ｒ被着し、溝の上にのみ残した
後、反応性イオンエツチング（反応ガスＣＦ４ ＋Ｈ＊
１反応ガス圧力０．２Ｔｏｒｒ）で全面エツチングを
行なうと、第２図Ｇに示したように本発明の溝の埋め込
みを完了する。また、最後の工程ではフォトレジストに
替えて塗布ガラス膜を被着し、熱処理（４５０Ｃ）’を
行なって平坦化した後そのまま全面エツチングを行なっ
てもよい。
３上膜３上トレジスト’ｒ被着し、溝の上にのみ残した
後、反応性イオンエツチング（反応ガスＣＦ４ ＋Ｈ＊
１反応ガス圧力０．２Ｔｏｒｒ）で全面エツチングを
行なうと、第２図Ｇに示したように本発明の溝の埋め込
みを完了する。また、最後の工程ではフォトレジストに
替えて塗布ガラス膜を被着し、熱処理（４５０Ｃ）’を
行なって平坦化した後そのまま全面エツチングを行なっ
てもよい。
以上ではイ樽ｔｓ１０ｘ膜で埋め込む場合について説明
したが、多結晶シリコンで埋める場合には第２図りのよ
うに溝を形成した後、溝の表面を酸化（１１００Ｃ，３
０分）した後に多結晶シリコンで埋め込みｒ行なう。
したが、多結晶シリコンで埋める場合には第２図りのよ
うに溝を形成した後、溝の表面を酸化（１１００Ｃ，３
０分）した後に多結晶シリコンで埋め込みｒ行なう。
本発明によシ、半導体集積回路の絶縁分離領域となる溝
を逸碌摸あるいは多結晶シリコンで埋め込むのに際し、
実質的に溝の開口面積が広くなシ、傾斜のらることによ
シ溝外から溝の側面へと続く膜の覆うべき面がなだらか
になるので、溝表面角部で膜が厚くつき、はなはだしい
４）合には膜が溝を埋める前に膜表面をふさいでしまう
のを防止することができる。また一時的に開口部が広く
深い溝ができるので、その溝で本来の溝が完全に埋めら
れた部分とすることができる。以上によシ、溝状絶縁分
離領域をその上部表面が平坦で空洞のないように埋め込
むことができる。本発明の構成では溝周辺に設けた絶縁
膜あるいは多結晶シリコンの厚さや傾斜を大きく変化さ
せられるので、種々の大きさ、深さの溝において完全な
埋め込みを行なうことができる。
を逸碌摸あるいは多結晶シリコンで埋め込むのに際し、
実質的に溝の開口面積が広くなシ、傾斜のらることによ
シ溝外から溝の側面へと続く膜の覆うべき面がなだらか
になるので、溝表面角部で膜が厚くつき、はなはだしい
４）合には膜が溝を埋める前に膜表面をふさいでしまう
のを防止することができる。また一時的に開口部が広く
深い溝ができるので、その溝で本来の溝が完全に埋めら
れた部分とすることができる。以上によシ、溝状絶縁分
離領域をその上部表面が平坦で空洞のないように埋め込
むことができる。本発明の構成では溝周辺に設けた絶縁
膜あるいは多結晶シリコンの厚さや傾斜を大きく変化さ
せられるので、種々の大きさ、深さの溝において完全な
埋め込みを行なうことができる。
第１図は従来の絶縁分離領域を示す断面図、第２図は本
発明の一夷１血列を示す工程図である。 １・・・基板、２・・・溝、３・・・５ｊ（ｈ膜、４・
・・５ＩＯｉ膜、５・・・フォトレジスト。 舅１図 Ｂ （Ｃ 第 Ｚ 図
発明の一夷１血列を示す工程図である。 １・・・基板、２・・・溝、３・・・５ｊ（ｈ膜、４・
・・５ＩＯｉ膜、５・・・フォトレジスト。 舅１図 Ｂ （Ｃ 第 Ｚ 図
Claims (1)
- １、半導体基板上に絶縁膜を形成する工程と、それに窓
明けを行なう工程と、その絶縁膜をマスクとして半導体
基板にほぼ垂直に溝を形成する工程と、溝を絶縁膜ある
いは多結晶シリコンで埋める工程と、溝外の絶縁膜ある
いは多結晶シリコンを除去する工程によって半導体基板
中に絶縁分離領域を形成する方法において、半導体基板
に溝を形成するときにマスクとなる溝を囲む絶縁膜を湿
式エツチングとドライエツチングを併用して、その側面
が溝中心方向にテーパあるいは丸みをもつように形成す
ること特徴とする絶縁分離領域の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16665383A JPS6058636A (ja) | 1983-09-12 | 1983-09-12 | 絶縁分離領域の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16665383A JPS6058636A (ja) | 1983-09-12 | 1983-09-12 | 絶縁分離領域の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6058636A true JPS6058636A (ja) | 1985-04-04 |
Family
ID=15835252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16665383A Pending JPS6058636A (ja) | 1983-09-12 | 1983-09-12 | 絶縁分離領域の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6058636A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR980006095A (ko) * | 1996-06-29 | 1998-03-30 | 김주용 | 반도체 소자의 소자분리 방법 |
| US6027983A (en) * | 1994-06-02 | 2000-02-22 | Hitachi, Ltd. | Method of manufacturing trench isolate semiconductor integrated circuit device |
| US6534379B1 (en) * | 2001-03-26 | 2003-03-18 | Advanced Micro Devices, Inc. | Linerless shallow trench isolation method |
| JP2020096131A (ja) * | 2018-12-14 | 2020-06-18 | 新日本無線株式会社 | 電子デバイスの製造方法 |
-
1983
- 1983-09-12 JP JP16665383A patent/JPS6058636A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6027983A (en) * | 1994-06-02 | 2000-02-22 | Hitachi, Ltd. | Method of manufacturing trench isolate semiconductor integrated circuit device |
| US6432799B1 (en) | 1994-06-02 | 2002-08-13 | Hitachi, Ltd. | Method of manufacturing semiconductor integrated circuit device |
| US6649487B2 (en) | 1994-06-02 | 2003-11-18 | Hitachi, Ltd. | Method of manufacturing semiconductor integrated circuit device |
| KR980006095A (ko) * | 1996-06-29 | 1998-03-30 | 김주용 | 반도체 소자의 소자분리 방법 |
| US6534379B1 (en) * | 2001-03-26 | 2003-03-18 | Advanced Micro Devices, Inc. | Linerless shallow trench isolation method |
| JP2020096131A (ja) * | 2018-12-14 | 2020-06-18 | 新日本無線株式会社 | 電子デバイスの製造方法 |
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