JPH05267255A - 配線形成法 - Google Patents
配線形成法Info
- Publication number
- JPH05267255A JPH05267255A JP9199192A JP9199192A JPH05267255A JP H05267255 A JPH05267255 A JP H05267255A JP 9199192 A JP9199192 A JP 9199192A JP 9199192 A JP9199192 A JP 9199192A JP H05267255 A JPH05267255 A JP H05267255A
- Authority
- JP
- Japan
- Prior art keywords
- resist layer
- hole
- insulating film
- layer
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 集積回路等の配線形成法において、ステップ
カバレッジの良好な接続孔を寸法精度よく形成する。 【構成】 半導体基板又は配線層からなる被接続体１０
の表面を覆って絶縁膜１２を形成した後、絶縁膜１２の
上に孔１４Ａを有するレジスト層１４を形成する。そし
て、被接続体１０を平面的に回転させつつレジスト層１
４に対して傾斜角をもってリン等のエッチ速度低下物質
をイオン注入することにより孔１４Ａの内壁も含めてレ
ジスト層１４の表面層のエッチ速度を低下させる。この
後、レジスト層１４をマスクとして等方性ドライエッチ
ング及び異方性ドライエッチングを順次に行なうことに
より凹部１２ａ及び内孔１２ｂからなる接続孔１２Ａを
形成する。レジスト層１４を除去した後、接続孔１２Ａ
の内部から外部に至る配線層を形成する。
カバレッジの良好な接続孔を寸法精度よく形成する。 【構成】 半導体基板又は配線層からなる被接続体１０
の表面を覆って絶縁膜１２を形成した後、絶縁膜１２の
上に孔１４Ａを有するレジスト層１４を形成する。そし
て、被接続体１０を平面的に回転させつつレジスト層１
４に対して傾斜角をもってリン等のエッチ速度低下物質
をイオン注入することにより孔１４Ａの内壁も含めてレ
ジスト層１４の表面層のエッチ速度を低下させる。この
後、レジスト層１４をマスクとして等方性ドライエッチ
ング及び異方性ドライエッチングを順次に行なうことに
より凹部１２ａ及び内孔１２ｂからなる接続孔１２Ａを
形成する。レジスト層１４を除去した後、接続孔１２Ａ
の内部から外部に至る配線層を形成する。
Description
【０００１】
【産業上の利用分野】この発明は、ＬＳＩ等の集積回路
の製造に用いられる配線形成法に関し、特にレジスト層
をマスクとする等方性及び異方性の順次のドライエッチ
ングにより絶縁膜に接続孔を形成する際に前もってレジ
スト層にエッチ速度低下物質をウエハ回転方式で斜め方
向からイオン注入することにより接続孔の寸法精度向上
を図ったものである。
の製造に用いられる配線形成法に関し、特にレジスト層
をマスクとする等方性及び異方性の順次のドライエッチ
ングにより絶縁膜に接続孔を形成する際に前もってレジ
スト層にエッチ速度低下物質をウエハ回転方式で斜め方
向からイオン注入することにより接続孔の寸法精度向上
を図ったものである。
【０００２】
【従来の技術】従来、ＬＳＩ等の配線形成法としては、
図８に示すようにして接続孔を形成するものが知られて
いる。すなわち、半導体基板又は配線層からなる被接続
体１０の表面を覆ってシリコンオキサイド等の絶縁膜１
２を形成した後、孔１４Ａを有するレジスト層１４をマ
スクとして等方性ドライエッチングにより凹部１２ａを
絶縁膜１２に形成し、この後同じレジスト層１４をマス
クとして異方性ドライエッチングにより凹部１２ａに連
続した内孔１２ｂを絶縁膜１２に形成する。この後、レ
ジスト層１４を除去してから、凹部１２ａ及び内孔１２
ｂからなる接続孔の内部及び絶縁膜１２の上面に配線材
を被着してパターニングすることにより接続孔の内部か
ら外部に至る配線層を形成する。
図８に示すようにして接続孔を形成するものが知られて
いる。すなわち、半導体基板又は配線層からなる被接続
体１０の表面を覆ってシリコンオキサイド等の絶縁膜１
２を形成した後、孔１４Ａを有するレジスト層１４をマ
スクとして等方性ドライエッチングにより凹部１２ａを
絶縁膜１２に形成し、この後同じレジスト層１４をマス
クとして異方性ドライエッチングにより凹部１２ａに連
続した内孔１２ｂを絶縁膜１２に形成する。この後、レ
ジスト層１４を除去してから、凹部１２ａ及び内孔１２
ｂからなる接続孔の内部及び絶縁膜１２の上面に配線材
を被着してパターニングすることにより接続孔の内部か
ら外部に至る配線層を形成する。
【０００３】接続孔にあっては、内孔１２ｂの開口端縁
部が凹部１２ａにより丸められた形になるので、配線材
のステップカバレッジが良好となり、配線層の断線等を
防止することができる。
部が凹部１２ａにより丸められた形になるので、配線材
のステップカバレッジが良好となり、配線層の断線等を
防止することができる。
【０００４】
【発明が解決しようとする課題】上記した従来法による
と、絶縁膜１２が例えばプラズマＣＶＤ（ケミカル・ベ
ーパー・デポジション）法により形成されたノンドープ
のＳｉＯ2 膜のようにエッチ速度が低く、レジストとの
選択比が低い場合、等方性ドライエッチングの過程でレ
ジスト層１４が膜減りすると共にレジスト層１４のエッ
ジが後退するため、接続孔の寸法精度が低下する不都合
があった。
と、絶縁膜１２が例えばプラズマＣＶＤ（ケミカル・ベ
ーパー・デポジション）法により形成されたノンドープ
のＳｉＯ2 膜のようにエッチ速度が低く、レジストとの
選択比が低い場合、等方性ドライエッチングの過程でレ
ジスト層１４が膜減りすると共にレジスト層１４のエッ
ジが後退するため、接続孔の寸法精度が低下する不都合
があった。
【０００５】すなわち、等方性ドライエッチングの前及
び後の孔１４Ａの寸法をそれぞれＷ1 及びＷ2 とする
と、孔１４Ａの寸法は等方性ドライエッチングによりΔ
Ｗ＝Ｗ2 −Ｗ1 だけ大きくなり、この後の異方性ドライ
エッチングでは、孔１４Ａの初期寸法Ｗ1 よりΔＷだけ
大きい寸法で内孔１２ｂが形成されることになる。
び後の孔１４Ａの寸法をそれぞれＷ1 及びＷ2 とする
と、孔１４Ａの寸法は等方性ドライエッチングによりΔ
Ｗ＝Ｗ2 −Ｗ1 だけ大きくなり、この後の異方性ドライ
エッチングでは、孔１４Ａの初期寸法Ｗ1 よりΔＷだけ
大きい寸法で内孔１２ｂが形成されることになる。
【０００６】このような現象は、等方性ドライエッチン
グでＯ2 又はＳＦ6 を含むガスを用いた場合に顕著であ
る。また、Ｏ2 やＳＦ6 を含まないガスを用いた場合に
も、Ｆ原子によりレジスト中のＨ原子が引抜かれてレジ
ストが脆弱化するため、異方性ドライエッチング時にＳ
ｉＯ2 からなる絶縁膜１２がエッチされることで発生す
るＯ2 によりレジストエッチングが進行し、孔１４Ａの
寸法が増大する。この現象は、異方性ドライエッチング
でＯ2 を含むガスを用いた場合に一層顕著になる（例え
ば、Ｊ．Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏｃ．，Ｖｏｌ．
１３７，Ｎｏ．９，Ｓｅｐｔｅｍｂｅｒ １９９０，第
２８５３〜２８５６頁参照）。
グでＯ2 又はＳＦ6 を含むガスを用いた場合に顕著であ
る。また、Ｏ2 やＳＦ6 を含まないガスを用いた場合に
も、Ｆ原子によりレジスト中のＨ原子が引抜かれてレジ
ストが脆弱化するため、異方性ドライエッチング時にＳ
ｉＯ2 からなる絶縁膜１２がエッチされることで発生す
るＯ2 によりレジストエッチングが進行し、孔１４Ａの
寸法が増大する。この現象は、異方性ドライエッチング
でＯ2 を含むガスを用いた場合に一層顕著になる（例え
ば、Ｊ．Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏｃ．，Ｖｏｌ．
１３７，Ｎｏ．９，Ｓｅｐｔｅｍｂｅｒ １９９０，第
２８５３〜２８５６頁参照）。
【０００７】この発明の目的は、ステップカバレッジの
良好な接続孔を寸法精度よく形成することにある。
良好な接続孔を寸法精度よく形成することにある。
【０００８】
【課題を解決するための手段】この発明による配線形成
法は、（ａ）被接続体の表面を覆って絶縁膜を形成する
工程と、（ｂ）前記絶縁膜の一部を露呈する孔を有する
レジスト層を前記絶縁膜の上に形成する工程と、（ｃ）
前記被接続体を平面的に回転させつつ前記レジスト層に
対して傾斜角をもってエッチ速度低下物質をイオン注入
することにより前記孔の内壁も含めて前記レジスト層の
表面層のエッチ速度を低下させる工程と、（ｄ）前記イ
オン注入の後、前記レジスト層をマスクとして等方性ド
ライエッチング及び異方性ドライエッチングを順次に行
なうことにより前記孔に対応した凹部とこの凹部に連続
した内孔とからなる接続孔を形成する工程と、（ｅ）前
記レジスト層を除去した後、前記接続孔を介して前記被
接続体から前記絶縁膜の上に至る配線層を形成する工程
とを含むものである。
法は、（ａ）被接続体の表面を覆って絶縁膜を形成する
工程と、（ｂ）前記絶縁膜の一部を露呈する孔を有する
レジスト層を前記絶縁膜の上に形成する工程と、（ｃ）
前記被接続体を平面的に回転させつつ前記レジスト層に
対して傾斜角をもってエッチ速度低下物質をイオン注入
することにより前記孔の内壁も含めて前記レジスト層の
表面層のエッチ速度を低下させる工程と、（ｄ）前記イ
オン注入の後、前記レジスト層をマスクとして等方性ド
ライエッチング及び異方性ドライエッチングを順次に行
なうことにより前記孔に対応した凹部とこの凹部に連続
した内孔とからなる接続孔を形成する工程と、（ｅ）前
記レジスト層を除去した後、前記接続孔を介して前記被
接続体から前記絶縁膜の上に至る配線層を形成する工程
とを含むものである。
【０００９】
【作用】この発明の方法によれば、レジスト孔の内壁も
含めてレジスト層の表面層のエッチ速度を低下させるよ
うにしたので、等方性ドライエッチング及び異方性ドラ
イエッチングの際にレジスト層の膜減りやエッジ後退が
抑制され、接続孔の寸法精度が向上する。
含めてレジスト層の表面層のエッチ速度を低下させるよ
うにしたので、等方性ドライエッチング及び異方性ドラ
イエッチングの際にレジスト層の膜減りやエッジ後退が
抑制され、接続孔の寸法精度が向上する。
【００１０】
【実施例】図１〜６は、この発明の一実施例による配線
形成法を示すもので、各々の図に対応する工程（１）〜
（６）を順次に説明する。
形成法を示すもので、各々の図に対応する工程（１）〜
（６）を順次に説明する。
【００１１】（１）シリコン等の半導体基板又はＡｌ合
金等の配線層からなる被接続体１０の表面を覆って例え
ばプラズマＣＶＤ法によりシリコンオキサイドからなる
絶縁膜１２を形成する。そして、絶縁膜１２の上に回転
塗布法によりレジストを塗布するなどしてレジスト層１
４を形成した後、ホトリソグラフィ処理によりレジスト
層１４に所望の接続孔に対応した孔１４Ａを形成する。
金等の配線層からなる被接続体１０の表面を覆って例え
ばプラズマＣＶＤ法によりシリコンオキサイドからなる
絶縁膜１２を形成する。そして、絶縁膜１２の上に回転
塗布法によりレジストを塗布するなどしてレジスト層１
４を形成した後、ホトリソグラフィ処理によりレジスト
層１４に所望の接続孔に対応した孔１４Ａを形成する。
【００１２】（２）次に、被接続体１０を平面的に回転
させながらレジスト層１４に対して傾斜角をもって不純
物イオン１６を注入することにより孔１４Ａの内壁も含
めてレジスト層１４の表面層のエッチ速度を低下させ
る。この場合、不純物イオン１６としては、リン、ヒ素
又はボロンを１×１０15［ｃｍ-2］以上のドーズ量で注
入する。このときの注入角度θは、図７に示すように孔
１４Ａのアスペクト比ＲをＤ／Ｈとすると、０＜θ≦ｔ
ａｎ-1Ｒの範囲に設定するが、なるべくｔａｎ-1Ｒに近
い値にするのが好ましい。
させながらレジスト層１４に対して傾斜角をもって不純
物イオン１６を注入することにより孔１４Ａの内壁も含
めてレジスト層１４の表面層のエッチ速度を低下させ
る。この場合、不純物イオン１６としては、リン、ヒ素
又はボロンを１×１０15［ｃｍ-2］以上のドーズ量で注
入する。このときの注入角度θは、図７に示すように孔
１４Ａのアスペクト比ＲをＤ／Ｈとすると、０＜θ≦ｔ
ａｎ-1Ｒの範囲に設定するが、なるべくｔａｎ-1Ｒに近
い値にするのが好ましい。
【００１３】なお、レジスト層に不純物イオンを注入し
てエッチング耐性を高めることは既に知られている（例
えば、Ｓｅｍｉｃｏｎ ＮＥＷＳ １９８８．１０ 第
５０〜５４頁、特開平１−１５２７２９号公報等参
照）。
てエッチング耐性を高めることは既に知られている（例
えば、Ｓｅｍｉｃｏｎ ＮＥＷＳ １９８８．１０ 第
５０〜５４頁、特開平１−１５２７２９号公報等参
照）。
【００１４】（３）次に、例えばＣＦ4 ガスとＯ2 ガス
との混合ガスのプラズマを用い且つレジスト層１４をマ
スクとして等方性ドライエッチングを行なうことにより
孔１４Ａに対応した凹部１２ａを絶縁膜１２に形成す
る。このとき、レジスト層１４の表面層は、不純物イオ
ンの注入によりエッチ速度が低下しているので、孔１４
Ａの寸法はエッチングの前後で殆ど変らない。なお、等
方性ドライエッチングには、ＣＦ4 ／Ｏ2 等のＦ系ガス
とＯ2 ガスとの混合ガスに限らず、ＮＦ3 ／Ｈｅ等のガ
スを用いることもできる。
との混合ガスのプラズマを用い且つレジスト層１４をマ
スクとして等方性ドライエッチングを行なうことにより
孔１４Ａに対応した凹部１２ａを絶縁膜１２に形成す
る。このとき、レジスト層１４の表面層は、不純物イオ
ンの注入によりエッチ速度が低下しているので、孔１４
Ａの寸法はエッチングの前後で殆ど変らない。なお、等
方性ドライエッチングには、ＣＦ4 ／Ｏ2 等のＦ系ガス
とＯ2 ガスとの混合ガスに限らず、ＮＦ3 ／Ｈｅ等のガ
スを用いることもできる。
【００１５】（４）次に、レジスト層１４をマスクとす
る異方性ドライエッチングにより凹部１２ａに連続して
内孔１２ｂを形成し、凹部１２ａ及び内孔１２ｂからな
る接続孔１２を得る。この場合、例えばＣＨＦ3 ガスと
Ｏ2 ガスとの混合ガスのプラズマを用いてエッチングを
行なうことができる。レジスト層１４のエッチング耐性
が高いので、孔１４Ａの寸法はエッチングの前後で殆ど
変らない。従って、接続孔１２Ａの寸法精度が向上す
る。
る異方性ドライエッチングにより凹部１２ａに連続して
内孔１２ｂを形成し、凹部１２ａ及び内孔１２ｂからな
る接続孔１２を得る。この場合、例えばＣＨＦ3 ガスと
Ｏ2 ガスとの混合ガスのプラズマを用いてエッチングを
行なうことができる。レジスト層１４のエッチング耐性
が高いので、孔１４Ａの寸法はエッチングの前後で殆ど
変らない。従って、接続孔１２Ａの寸法精度が向上す
る。
【００１６】（５）次に、Ｏ2 プラズマアッシング等に
よりレジスト層１４を除去し、必要に応じて洗浄処理を
行なう。
よりレジスト層１４を除去し、必要に応じて洗浄処理を
行なう。
【００１７】（６）この後、接続孔１２Ａの内部及び絶
縁膜１２の上にＡｌ合金等の配線材を被着してパターニ
ングすることにより接続孔１２Ａの内部から外部に至る
配線層１８を形成する。
縁膜１２の上にＡｌ合金等の配線材を被着してパターニ
ングすることにより接続孔１２Ａの内部から外部に至る
配線層１８を形成する。
【００１８】なお、図３の等方性エッチングでは、ウェ
ットエッチングを行なうことも可能であるが、レジスト
層１４としてポジレジスト層等を用いた場合にレジスト
剥れが起きやすいので、このようなレジスト剥れのない
ドライエッチングを用いた方が有益である。
ットエッチングを行なうことも可能であるが、レジスト
層１４としてポジレジスト層等を用いた場合にレジスト
剥れが起きやすいので、このようなレジスト剥れのない
ドライエッチングを用いた方が有益である。
【００１９】
【発明の効果】以上のように、この発明によれば、レジ
スト孔の内壁も含めてレジスト層の表面層のエッチ速度
を低下させてから等方性及び異方性の順次のドライエッ
チングにより接続孔を形成するようにしたので、ステッ
プカバレッジの良好な接続孔を寸法精度よく形成するこ
とができ、集積回路等の製造歩留りが向上する効果が得
られるものである。
スト孔の内壁も含めてレジスト層の表面層のエッチ速度
を低下させてから等方性及び異方性の順次のドライエッ
チングにより接続孔を形成するようにしたので、ステッ
プカバレッジの良好な接続孔を寸法精度よく形成するこ
とができ、集積回路等の製造歩留りが向上する効果が得
られるものである。
【図１】〜
【図６】 この発明の一実施例による配線形成法を示す
基板断面図である。
基板断面図である。
【図７】 レジスト孔のアスペクト比とイオン注入角度
との関係を説明するための基板断面図である。
との関係を説明するための基板断面図である。
【図８】 従来の接続孔形成法を説明するための基板断
面図である。
面図である。
１０：被接続体、１２：絶縁膜、１２Ａ：接続孔、１
４：レジスト層、１６：不純物イオン、１８：配線層。
４：レジスト層、１６：不純物イオン、１８：配線層。
Claims (1)
- 【請求項１】（ａ）被接続体の表面を覆って絶縁膜を形
成する工程と、 （ｂ）前記絶縁膜の一部を露呈する孔を有するレジスト
層を前記絶縁膜の上に形成する工程と、 （ｃ）前記被接続体を平面的に回転させつつ前記レジス
ト層に対して傾斜角をもってエッチ速度低下物質をイオ
ン注入することにより前記孔の内壁も含めて前記レジス
ト層の表面層のエッチ速度を低下させる工程と、 （ｄ）前記イオン注入の後、前記レジスト層をマスクと
して等方性ドライエッチング及び異方性ドライエッチン
グを順次に行なうことにより前記孔に対応した凹部とこ
の凹部に連続した内孔とからなる接続孔を形成する工程
と、 （ｅ）前記レジスト層を除去した後、前記接続孔を介し
て前記被接続体から前記絶縁膜の上に至る配線層を形成
する工程とを含む配線形成法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9199192A JPH05267255A (ja) | 1992-03-18 | 1992-03-18 | 配線形成法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9199192A JPH05267255A (ja) | 1992-03-18 | 1992-03-18 | 配線形成法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05267255A true JPH05267255A (ja) | 1993-10-15 |
Family
ID=14041918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9199192A Pending JPH05267255A (ja) | 1992-03-18 | 1992-03-18 | 配線形成法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05267255A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100247481B1 (ko) * | 1996-11-26 | 2000-03-15 | 김영환 | 반도체 소자의 금속 콘택 형성방법 |
| US6544894B1 (en) | 1999-01-26 | 2003-04-08 | Sharp Kabushiki Kaisha | Method of producing chromium mask |
| JP2021048329A (ja) * | 2019-09-19 | 2021-03-25 | キオクシア株式会社 | パターン形成方法及びテンプレートの製造方法 |
-
1992
- 1992-03-18 JP JP9199192A patent/JPH05267255A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100247481B1 (ko) * | 1996-11-26 | 2000-03-15 | 김영환 | 반도체 소자의 금속 콘택 형성방법 |
| US6544894B1 (en) | 1999-01-26 | 2003-04-08 | Sharp Kabushiki Kaisha | Method of producing chromium mask |
| JP2021048329A (ja) * | 2019-09-19 | 2021-03-25 | キオクシア株式会社 | パターン形成方法及びテンプレートの製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0063916B1 (en) | Semiconductor intregrated circuits and manufacturing process thereof | |
| US5942446A (en) | Fluorocarbon polymer layer deposition predominant pre-etch plasma etch method for forming patterned silicon containing dielectric layer | |
| US5622894A (en) | Process to minimize a seam in tungsten filled contact holes | |
| JP3027951B2 (ja) | 半導体装置の製造方法 | |
| US6143666A (en) | Plasma surface treatment method for forming patterned TEOS based silicon oxide layer with reliable via and interconnection formed therethrough | |
| US5843839A (en) | Formation of a metal via using a raised metal plug structure | |
| US5895975A (en) | Optimized process for creating and passivating a metal pillar via structure located between two metal interconnect structures | |
| US5801096A (en) | Self-aligned tungsen etch back process to minimize seams in tungsten plugs | |
| JPH11186225A (ja) | テーパ形コンタクトホールの形成方法、テーパ形ポリシリコンプラグの形成方法並びにテーパ形ポリシリコンプラグ | |
| US5700726A (en) | Multi-layered tungsten depositions for contact hole filling | |
| US5915198A (en) | Contact process using taper contact etching and polycide step | |
| US5563098A (en) | Buried contact oxide etch with poly mask procedure | |
| JPH08195384A (ja) | 半導体装置の製造方法 | |
| US6831348B2 (en) | Integrated circuit isolation system | |
| JPH05267255A (ja) | 配線形成法 | |
| TWI305017B (en) | Semiconductor devices and methods for fabricating gate spacers | |
| US6194319B1 (en) | Semiconductor processing method of reducing an etch rate of one portion of a doped material relative to another portion, and methods of forming openings | |
| JP2690860B2 (ja) | 半導体物質の非等方性エッチング方法 | |
| JP2002033381A (ja) | 素子分離絶縁膜の形成方法及び、半導体装置の製造方法 | |
| JP3897071B2 (ja) | 半導体装置の製造方法 | |
| JPH11243080A (ja) | 半導体基板のエッチング方法 | |
| Götzlich et al. | Tapered Windows in SiO2, Si3 N 4, and Polysilicon Layers by Ion Implantation | |
| JP3550276B2 (ja) | 半導体装置の製造方法 | |
| JP2003023074A (ja) | 半導体装置の製造方法および半導体装置 | |
| JPH09331043A (ja) | 半導体記憶装置の製造方法 |