JP2822430B2 - 層間絶縁膜の形成方法 - Google Patents
層間絶縁膜の形成方法Info
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- JP2822430B2 JP2822430B2 JP1075534A JP7553489A JP2822430B2 JP 2822430 B2 JP2822430 B2 JP 2822430B2 JP 1075534 A JP1075534 A JP 1075534A JP 7553489 A JP7553489 A JP 7553489A JP 2822430 B2 JP2822430 B2 JP 2822430B2
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- JP
- Japan
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- insulating film
- coating
- coating insulating
- etching
- forming
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- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は層間絶縁膜の形成方法に関し、特に塗布絶縁
膜（シリコン化合物含有溶液乃至ポリイミドを塗布形成
し、硬化した膜）を用いた層間絶縁膜の形成方法に関す
る。
膜（シリコン化合物含有溶液乃至ポリイミドを塗布形成
し、硬化した膜）を用いた層間絶縁膜の形成方法に関す
る。
従来、この種の塗布絶縁膜を層間絶縁膜に用いる場合
には、塗布しかつ硬化させて成膜した塗布絶縁膜がスル
ーホールが開口される領域には残らないように、また下
地段差の凹部には残されるようにエッチング除去され
る。それは、塗布絶縁膜のある領域にスルーホールを開
口した場合、開口部側面の塗布絶縁膜より有機物を含む
ガスが揮発し、スルーホール抵抗を増大せしめる原因に
なるためである。
には、塗布しかつ硬化させて成膜した塗布絶縁膜がスル
ーホールが開口される領域には残らないように、また下
地段差の凹部には残されるようにエッチング除去され
る。それは、塗布絶縁膜のある領域にスルーホールを開
口した場合、開口部側面の塗布絶縁膜より有機物を含む
ガスが揮発し、スルーホール抵抗を増大せしめる原因に
なるためである。
第３図（ａ）乃至第３図（ｄ）により、従来の塗布絶
縁膜を用いた層間絶縁膜の形成方法の一例を示す。
縁膜を用いた層間絶縁膜の形成方法の一例を示す。
先ず、第３図（ａ）のように、半導体基板１上の第１
の絶縁膜２の上にアルミニウム配線３を形成する。そし
て、第３図（ｂ）のように、前記アルミニウム配線３を
覆うように第２の絶縁膜４を形成する。
の絶縁膜２の上にアルミニウム配線３を形成する。そし
て、第３図（ｂ）のように、前記アルミニウム配線３を
覆うように第２の絶縁膜４を形成する。
次いで、第３図（ｃ）のように、前記第２の絶縁膜４
の上に塗布絶縁膜６を形成する。その後、第３図（ｄ）
のように、前記塗布絶縁膜６を前記アルミニウム配線３
の上面には残らないように、かつ前記アルミニウム配線
３による段差の凹部には残されるように全面エッチング
する。
の上に塗布絶縁膜６を形成する。その後、第３図（ｄ）
のように、前記塗布絶縁膜６を前記アルミニウム配線３
の上面には残らないように、かつ前記アルミニウム配線
３による段差の凹部には残されるように全面エッチング
する。
この結果、後工程で前記アルミニウム配線３の上面の
第２の絶縁膜４に開設されるスルーホール開口部には前
記塗布絶縁膜６が存在されることはなく、塗布絶縁膜か
らの有機物を含むガスがスルーホールの開口部側面から
揮発することを防止する。
第２の絶縁膜４に開設されるスルーホール開口部には前
記塗布絶縁膜６が存在されることはなく、塗布絶縁膜か
らの有機物を含むガスがスルーホールの開口部側面から
揮発することを防止する。
上述した従来の塗布絶縁膜を用いた層間絶縁膜の形成
方法では、アルミニウム配線３の上面にかかる塗布絶縁
膜６を除去するために全面エッチングを行っているが、
アルミニウム配線上面における塗布絶縁膜６を完全に除
去しようとすると、少なからずオーバーエッチング状態
となる。この時、塗布絶縁膜６の下層の第２の絶縁膜４
は、塗布絶縁膜６に比べエッチング速度が低いため塗布
絶縁膜６のみ速くエッチングが進む。このため、第３図
（ｄ）のように、アルミニウム配線３間の塗布絶縁膜６
が必要以上にエッチングされ、この部分が相対的に凹ん
で層間絶縁膜としての平坦性が悪化するという問題があ
る。
方法では、アルミニウム配線３の上面にかかる塗布絶縁
膜６を除去するために全面エッチングを行っているが、
アルミニウム配線上面における塗布絶縁膜６を完全に除
去しようとすると、少なからずオーバーエッチング状態
となる。この時、塗布絶縁膜６の下層の第２の絶縁膜４
は、塗布絶縁膜６に比べエッチング速度が低いため塗布
絶縁膜６のみ速くエッチングが進む。このため、第３図
（ｄ）のように、アルミニウム配線３間の塗布絶縁膜６
が必要以上にエッチングされ、この部分が相対的に凹ん
で層間絶縁膜としての平坦性が悪化するという問題があ
る。
本発明は層間絶縁膜の平坦性を悪化させることなく配
線上面の塗布絶縁膜を完全に除去することを可能にした
層間絶縁膜の形成方法を提供することを目的としてい
る。
線上面の塗布絶縁膜を完全に除去することを可能にした
層間絶縁膜の形成方法を提供することを目的としてい
る。
本発明の層間絶縁膜の形成方法は、半導体基板上に所
要パターンに形成した配線の全面を覆うように絶縁膜を
形成する工程と、前記絶縁膜の表面層に不純物を導入す
る工程と、前記絶縁膜を覆ってシリコン化合物を主成分
とする溶液を塗布し硬化した塗布絶縁膜を形成する工程
と、前記塗布絶縁膜の前記配線の上側の領域が除去され
るように前記塗布絶縁膜及び前記絶縁膜をエッチングす
る工程とを含み、前記絶縁膜の前記表面層のエッチング
速度が、前記塗布絶縁膜のエッチング速度と同程度であ
ることを特徴としている。
要パターンに形成した配線の全面を覆うように絶縁膜を
形成する工程と、前記絶縁膜の表面層に不純物を導入す
る工程と、前記絶縁膜を覆ってシリコン化合物を主成分
とする溶液を塗布し硬化した塗布絶縁膜を形成する工程
と、前記塗布絶縁膜の前記配線の上側の領域が除去され
るように前記塗布絶縁膜及び前記絶縁膜をエッチングす
る工程とを含み、前記絶縁膜の前記表面層のエッチング
速度が、前記塗布絶縁膜のエッチング速度と同程度であ
ることを特徴としている。
上述した形成方法では、塗布絶縁膜のエッチングと共
に配線を覆う絶縁膜が略同じ速度でエッチングされるた
め、配線の段差を緩和して、層間絶縁膜の平坦化を可能
とする。
に配線を覆う絶縁膜が略同じ速度でエッチングされるた
め、配線の段差を緩和して、層間絶縁膜の平坦化を可能
とする。
次に、本発明を図面を参照して説明する。
第１図（ａ）乃至（ｅ）は本発明の第１実施例を形成
工程順に示す縦断面図である。
工程順に示す縦断面図である。
先ず、第１図（ａ）のように、半導体基板１上の第１
の絶縁膜２の上にアルミニウム配線３を所要パターンに
形成する。次いで、第１図（ｂ）のように、前記アルミ
ニウム配線３の全面を覆うようにプラズマCVD法乃至ス
パッタ法等により第２の絶縁膜４を形成する。
の絶縁膜２の上にアルミニウム配線３を所要パターンに
形成する。次いで、第１図（ｂ）のように、前記アルミ
ニウム配線３の全面を覆うようにプラズマCVD法乃至ス
パッタ法等により第２の絶縁膜４を形成する。
次に、第１図（ｃ）のように、前記第２の絶縁膜４の
上表面にイオン注入法により不純物５を導入し、前記第
２の絶縁膜４の表面層をエッチングされ易く、換言すれ
ば後述する塗布絶縁膜６と同程度のエッチング速度とな
るようにする。
上表面にイオン注入法により不純物５を導入し、前記第
２の絶縁膜４の表面層をエッチングされ易く、換言すれ
ば後述する塗布絶縁膜６と同程度のエッチング速度とな
るようにする。
次に、第１図（ｄ）のように、前記第２の絶縁膜４の
上面に塗布絶縁膜６を形成する。
上面に塗布絶縁膜６を形成する。
そして、第１図（ｅ）のように、前記塗布絶縁膜６を
エッチングし、前記アルミニウム配線３上部の前記塗布
絶縁膜６を除去する。このエッチングに際し、前記アル
ミニウム配線３上面の前記第２の絶縁膜４が露呈される
が、その表面は不純物５が導入された層であり、前記塗
布絶縁膜６と同程度のエッチング速度であるため、塗布
絶縁膜６と略同時にエッチングが進行され、オーバエッ
チングによってもアルミニウム配線３による段差の平坦
性が悪くなることはない。
エッチングし、前記アルミニウム配線３上部の前記塗布
絶縁膜６を除去する。このエッチングに際し、前記アル
ミニウム配線３上面の前記第２の絶縁膜４が露呈される
が、その表面は不純物５が導入された層であり、前記塗
布絶縁膜６と同程度のエッチング速度であるため、塗布
絶縁膜６と略同時にエッチングが進行され、オーバエッ
チングによってもアルミニウム配線３による段差の平坦
性が悪くなることはない。
第２図（ａ）乃至（ｈ）は本発明の第２実施例を形成
工程順に示す縦断面図である。
工程順に示す縦断面図である。
まず、第２図（ａ）のように、半導体基板１上の第１
の絶縁膜２の上にアルミニウム配線を形成する。次い
で、第２図（ｂ）のように、前記アルミニウム配線３の
全面を覆うようにプラズマCVD法乃至スパッタ法等にて
第２の絶縁膜４を形成する。
の絶縁膜２の上にアルミニウム配線を形成する。次い
で、第２図（ｂ）のように、前記アルミニウム配線３の
全面を覆うようにプラズマCVD法乃至スパッタ法等にて
第２の絶縁膜４を形成する。
次に、第２図（ｃ）のように、前記第２の絶縁膜４上
面に第１の塗布絶縁膜７を形成する。
面に第１の塗布絶縁膜７を形成する。
そして、第２図（ｄ）のように、前記第１の塗布絶縁
膜７をエッチングし、前記アルミニウム配線３上部の前
記第１の塗布絶縁膜７を除去する。このとき、このエッ
チングでは第３図に示した従来方法と同じであり、アル
ミニウム配線３の段差が生じてしまう。
膜７をエッチングし、前記アルミニウム配線３上部の前
記第１の塗布絶縁膜７を除去する。このとき、このエッ
チングでは第３図に示した従来方法と同じであり、アル
ミニウム配線３の段差が生じてしまう。
そのため、更に第２図（ｅ）のように、前記第２の絶
縁膜４及び前記第１の塗布絶縁膜７の全面を覆うように
プラズマCVD法乃至スパッタ法等で第３の絶縁膜８を形
成する。
縁膜４及び前記第１の塗布絶縁膜７の全面を覆うように
プラズマCVD法乃至スパッタ法等で第３の絶縁膜８を形
成する。
次いで、第２図（ｆ）のように、前記第３の絶縁膜８
の上表面にイオン注入法により不純物９を導入し、表面
層をエッチングされ易い膜とし、後述する第２の塗布絶
縁膜10と同程度のエッチング速度となるようにする。
の上表面にイオン注入法により不純物９を導入し、表面
層をエッチングされ易い膜とし、後述する第２の塗布絶
縁膜10と同程度のエッチング速度となるようにする。
次に、第２図（ｇ）のように、前記第３の絶縁膜の上
面に第２の塗布絶縁膜10を形成する。そして、第２図
（ｈ）のように、前記第２の塗布絶縁膜10をエッチング
し、前記アルミニウム配線３上部の前記第２の塗布絶縁
膜を除去する。このエッチングに際しては、前記アルミ
ニウム配線３上部の前記第３の絶縁膜が露呈されるが、
その上表面は不純物９の導入された層であり、前記第２
の塗布絶縁膜と、同程度のエッチング速度であるためエ
ッチングが進行され、オーバエッチングによっても前記
アルミニウム配線３による段差の平坦性が悪化されるこ
とはない。
面に第２の塗布絶縁膜10を形成する。そして、第２図
（ｈ）のように、前記第２の塗布絶縁膜10をエッチング
し、前記アルミニウム配線３上部の前記第２の塗布絶縁
膜を除去する。このエッチングに際しては、前記アルミ
ニウム配線３上部の前記第３の絶縁膜が露呈されるが、
その上表面は不純物９の導入された層であり、前記第２
の塗布絶縁膜と、同程度のエッチング速度であるためエ
ッチングが進行され、オーバエッチングによっても前記
アルミニウム配線３による段差の平坦性が悪化されるこ
とはない。
以上説明したように本発明は、配線の全面を覆うよう
に形成した絶縁膜の表面層に不純物を導入し、かつこの
表面層のエッチング速度をその上に塗布する塗布絶縁膜
のエッチング速度と同程度にしているので、配線の上側
に塗布絶縁膜が残らないようにエッチングを行ったとき
にも、絶縁膜を塗布絶縁膜と同程度の速度でエッチング
することができ、配線による段差形状を緩和して層間絶
縁膜の平坦化が実現できる効果がある。
に形成した絶縁膜の表面層に不純物を導入し、かつこの
表面層のエッチング速度をその上に塗布する塗布絶縁膜
のエッチング速度と同程度にしているので、配線の上側
に塗布絶縁膜が残らないようにエッチングを行ったとき
にも、絶縁膜を塗布絶縁膜と同程度の速度でエッチング
することができ、配線による段差形状を緩和して層間絶
縁膜の平坦化が実現できる効果がある。
第１図（ａ）乃至（ｅ）は本発明の第１実施例を形成工
程順に示す縦断面図、第２図（ａ）乃至（ｈ）は本発明
の第２実施例を形成工程順に示す縦断面図、第３図
（ａ）乃至（ｄ）は従来の形成方法を工程順に示す縦断
面図である。 １……半導体基板、２……第１の絶縁膜、３……アルミ
ニウム配線、４……第２の絶縁膜、５……不純物、６…
…塗布絶縁膜、７……第１の塗布絶縁膜、８……第２の
絶縁膜、９……不純物、10……第２の塗布絶縁膜。
程順に示す縦断面図、第２図（ａ）乃至（ｈ）は本発明
の第２実施例を形成工程順に示す縦断面図、第３図
（ａ）乃至（ｄ）は従来の形成方法を工程順に示す縦断
面図である。 １……半導体基板、２……第１の絶縁膜、３……アルミ
ニウム配線、４……第２の絶縁膜、５……不純物、６…
…塗布絶縁膜、７……第１の塗布絶縁膜、８……第２の
絶縁膜、９……不純物、10……第２の塗布絶縁膜。
Claims (1)
- 【請求項１】半導体基板上に所要パターンに形成した配
線の全面を覆うように絶縁膜を形成する工程と、前記絶
縁膜の表面層に不純物を導入する工程と、前記絶縁膜を
覆ってシリコン化合物を主成分とする溶液を塗布し硬化
した塗布絶縁膜を形成する工程と、前記塗布絶縁膜の前
記配線の上側の領域が除去されるように前記塗布絶縁膜
及び前記絶縁膜をエッチングする工程とを含み、前記絶
縁膜の前記表面層のエッチング速度が、前記塗布絶縁膜
のエッチング速度と同程度であることを特徴とする層間
絶縁膜の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1075534A JP2822430B2 (ja) | 1989-03-28 | 1989-03-28 | 層間絶縁膜の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1075534A JP2822430B2 (ja) | 1989-03-28 | 1989-03-28 | 層間絶縁膜の形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02253643A JPH02253643A (ja) | 1990-10-12 |
| JP2822430B2 true JP2822430B2 (ja) | 1998-11-11 |
Family
ID=13578974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1075534A Expired - Lifetime JP2822430B2 (ja) | 1989-03-28 | 1989-03-28 | 層間絶縁膜の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2822430B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3015717B2 (ja) | 1994-09-14 | 2000-03-06 | 三洋電機株式会社 | 半導体装置の製造方法および半導体装置 |
| US6326318B1 (en) | 1995-09-14 | 2001-12-04 | Sanyo Electric Co., Ltd. | Process for producing semiconductor devices including an insulating layer with an impurity |
| US6268657B1 (en) | 1995-09-14 | 2001-07-31 | Sanyo Electric Co., Ltd. | Semiconductor devices and an insulating layer with an impurity |
| US6825132B1 (en) | 1996-02-29 | 2004-11-30 | Sanyo Electric Co., Ltd. | Manufacturing method of semiconductor device including an insulation film on a conductive layer |
| KR100383498B1 (ko) | 1996-08-30 | 2003-08-19 | 산요 덴키 가부시키가이샤 | 반도체 장치 제조방법 |
| US6288438B1 (en) | 1996-09-06 | 2001-09-11 | Sanyo Electric Co., Ltd. | Semiconductor device including insulation film and fabrication method thereof |
| JP2975934B2 (ja) | 1997-09-26 | 1999-11-10 | 三洋電機株式会社 | 半導体装置の製造方法及び半導体装置 |
| US6690084B1 (en) | 1997-09-26 | 2004-02-10 | Sanyo Electric Co., Ltd. | Semiconductor device including insulation film and fabrication method thereof |
| US6794283B2 (en) | 1998-05-29 | 2004-09-21 | Sanyo Electric Co., Ltd. | Semiconductor device and fabrication method thereof |
| US6917110B2 (en) | 2001-12-07 | 2005-07-12 | Sanyo Electric Co., Ltd. | Semiconductor device comprising an interconnect structure with a modified low dielectric insulation layer |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4676867A (en) * | 1986-06-06 | 1987-06-30 | Rockwell International Corporation | Planarization process for double metal MOS using spin-on glass as a sacrificial layer |
| JPS63260050A (ja) * | 1987-04-16 | 1988-10-27 | Ricoh Co Ltd | 半導体装置の製造方法 |
-
1989
- 1989-03-28 JP JP1075534A patent/JP2822430B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02253643A (ja) | 1990-10-12 |
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