JPS62261153A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62261153A JPS62261153A JP10591186A JP10591186A JPS62261153A JP S62261153 A JPS62261153 A JP S62261153A JP 10591186 A JP10591186 A JP 10591186A JP 10591186 A JP10591186 A JP 10591186A JP S62261153 A JPS62261153 A JP S62261153A
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Landscapes
- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に多層配線半
導体装置における層間絶縁膜の平渭化方法に関する。
導体装置における層間絶縁膜の平渭化方法に関する。
従来、多層配ｌＲ手導体装置における層間絶縁膜は、そ
の表面にシリカ膜を塗布法によって被覆することによっ
て下部の半導体素子および配線によって生じた段差部の
凹部が埋められ平滑化される。
の表面にシリカ膜を塗布法によって被覆することによっ
て下部の半導体素子および配線によって生じた段差部の
凹部が埋められ平滑化される。
しかし、この従来の層間絶縁膜はシリカ塗布膜を上層に
もつ複層構造となっているので、上層配線と下層配置ｌ
ｊ！？接続するためのスルー・ホールを開孔する際に間
Ｍを生じる。
もつ複層構造となっているので、上層配線と下層配置ｌ
ｊ！？接続するためのスルー・ホールを開孔する際に間
Ｍを生じる。
一般にスルー・ホールの断面形状は上層配厭の検校性（
カバレージ）を良好とする目的で上部が底部より大きな
口径をもつことが望ましいので、通常１等方性エプチ／
グ法で形成される。例えば、層間絶縁膜がシリコン酸化
膜から成る°場合は７９酸溶液を、また、シリコン窒化
膜から成る場合は四弗化炭素（ＣＦ４’）を主体とした
プラズマガスを用い九等方エツチングがそれぞれ行なわ
れる。
カバレージ）を良好とする目的で上部が底部より大きな
口径をもつことが望ましいので、通常１等方性エプチ／
グ法で形成される。例えば、層間絶縁膜がシリコン酸化
膜から成る°場合は７９酸溶液を、また、シリコン窒化
膜から成る場合は四弗化炭素（ＣＦ４’）を主体とした
プラズマガスを用い九等方エツチングがそれぞれ行なわ
れる。
しかしながら、何れの場合でも層間絶縁膜とシリカ塗布
膜との間にはエツチング速度に違いがあるので、この違
いを解決しない限りカバレージの良いスルー・ホールは
形成されない。すなわち１層間絶縁膜がシリコン酸化膜
から成る場合は、フッ酸溶液に対するシリカ塗布膜のエ
ツチング速度はシリコ／酸化膜の数倍も大きいので、シ
リカ塗布膜は大きくサイドエツチングされ、スルーホー
ルの縁端から下Ｊ−配線の段部までの離間マージンが設
計段階で充分大きくとれていないとシリカ塗布膜はこの
段差部を埋めた部分までも含めてエツチング除去される
ことがおこり、折角の平滑化機能を消失して上層配線に
切れ目を生せしめた＃）％或いは配線間１［絡せしめた
りする。
膜との間にはエツチング速度に違いがあるので、この違
いを解決しない限りカバレージの良いスルー・ホールは
形成されない。すなわち１層間絶縁膜がシリコン酸化膜
から成る場合は、フッ酸溶液に対するシリカ塗布膜のエ
ツチング速度はシリコ／酸化膜の数倍も大きいので、シ
リカ塗布膜は大きくサイドエツチングされ、スルーホー
ルの縁端から下Ｊ−配線の段部までの離間マージンが設
計段階で充分大きくとれていないとシリカ塗布膜はこの
段差部を埋めた部分までも含めてエツチング除去される
ことがおこり、折角の平滑化機能を消失して上層配線に
切れ目を生せしめた＃）％或いは配線間１［絡せしめた
りする。
また１層間絶縁膜がシリコン窒化膜から成る場合は四弗
化炭素（ＣＦ４）に対するシリカ塗布膜のエツチング速
度は逆にシリコン窒化膜よりも数分の−と小さいので、
シリカ塗布膜は今度はスルーホール上縁部にひさ［、状
に残るようになり、上層配線の被覆性を低下させて下層
配線と導通がとれないという問題をひき起こす。
化炭素（ＣＦ４）に対するシリカ塗布膜のエツチング速
度は逆にシリコン窒化膜よりも数分の−と小さいので、
シリカ塗布膜は今度はスルーホール上縁部にひさ［、状
に残るようになり、上層配線の被覆性を低下させて下層
配線と導通がとれないという問題をひき起こす。
これらの問題点ｖｉｌ−解決するには従来上層のシリカ
塗布膜に不純物を添加してエツチング速度を速める手法
がとられている。しかし、この手法は層間絶縁膜がシリ
コン窒化膜から成る場合のみにしか適用することができ
ず、加えてシリカ塗布膜に添加するリン（ＰＩなどの不
純物が外物から侵入する水分（ＨｓＯ）と反応して上層
配線を腐蝕せしめたり、或いは上層配線を形成する際用
いられるプラズマ異方性エツチングの加工条件に悪影響
を与えてこれをサイド・エツチングするなどの好ましか
らざる問題点を新らたに生じるので必ずしも最良の解決
策とは言い難いものである。
塗布膜に不純物を添加してエツチング速度を速める手法
がとられている。しかし、この手法は層間絶縁膜がシリ
コン窒化膜から成る場合のみにしか適用することができ
ず、加えてシリカ塗布膜に添加するリン（ＰＩなどの不
純物が外物から侵入する水分（ＨｓＯ）と反応して上層
配線を腐蝕せしめたり、或いは上層配線を形成する際用
いられるプラズマ異方性エツチングの加工条件に悪影響
を与えてこれをサイド・エツチングするなどの好ましか
らざる問題点を新らたに生じるので必ずしも最良の解決
策とは言い難いものである。
本発明の目的は、上記の情況に鑑み、シリカ塗布膜を層
間絶縁膜の段差部にのみ形成せしめることによって、シ
リカ塗布膜とのエツチング速度の違いとは全く関係なく
層間絶縁膜にのみ単一条件でスルー・ホールを形成し得
るようにした半導体装置の製造方法を提供することであ
る。
間絶縁膜の段差部にのみ形成せしめることによって、シ
リカ塗布膜とのエツチング速度の違いとは全く関係なく
層間絶縁膜にのみ単一条件でスルー・ホールを形成し得
るようにした半導体装置の製造方法を提供することであ
る。
本発明の半導体装置の製造方法は、半導体基板上に層間
絶縁膜を形成する工程と、前記層間絶縁一 膜上にシリカ主成分とするシリカ膜を撒布するシリカ塗
布膜の形成工程と、前記シリカ塗布膜を非活性ガスのイ
オン・スパッタリング法によりエツチングするシリカ塗
布膜の除去工程とを備えることを含む。
絶縁膜を形成する工程と、前記層間絶縁一 膜上にシリカ主成分とするシリカ膜を撒布するシリカ塗
布膜の形成工程と、前記シリカ塗布膜を非活性ガスのイ
オン・スパッタリング法によりエツチングするシリカ塗
布膜の除去工程とを備えることを含む。
以下図面を参照して本発明の詳細な説明する。
第１図（ａｌ〜（ｄｌは本発明の一実施例を示す工程順
序図である。まず第１図（ａｌに示すように、シリコン
基板１上に下層アルミ配線２を形成し、シリコン酸化膜
（Ｓｉ０２）３をつけた後シリカを主成分とした有機膜
を塗布し、温度３００℃〜５００℃で約１時間の焼き締
めを行ないシリカ塗布膜４ｔ−形成せしめる。但し、シ
リコン基板１上のフィールド絶縁膜は全て省略した。つ
いで第１図（ｂ）の工程に移に保ち、これに０．１〜Ｉ
Ｋｖ の、加速を行なって基板を照射する。すなわち
、物理的に基板表面をエツチングする。いわゆるイオン
・スパッタリング法によって塗布膜４の除去を行なう。
序図である。まず第１図（ａｌに示すように、シリコン
基板１上に下層アルミ配線２を形成し、シリコン酸化膜
（Ｓｉ０２）３をつけた後シリカを主成分とした有機膜
を塗布し、温度３００℃〜５００℃で約１時間の焼き締
めを行ないシリカ塗布膜４ｔ−形成せしめる。但し、シ
リコン基板１上のフィールド絶縁膜は全て省略した。つ
いで第１図（ｂ）の工程に移に保ち、これに０．１〜Ｉ
Ｋｖ の、加速を行なって基板を照射する。すなわち
、物理的に基板表面をエツチングする。いわゆるイオン
・スパッタリング法によって塗布膜４の除去を行なう。
この際、エツチングはシリコン酸化膜３の平担部からシ
リカ塗布＃、４が除去されるまで行なう。このとき１段
差部のシリカ塗布膜４はほぼその形状を維持したまま残
されるので、シリコン酸化膜３の平滑度はエツチングの
前後で変わることはない。従って、リコン酸化膜３に対
してのみ行うことができる。
リカ塗布＃、４が除去されるまで行なう。このとき１段
差部のシリカ塗布膜４はほぼその形状を維持したまま残
されるので、シリコン酸化膜３の平滑度はエツチングの
前後で変わることはない。従って、リコン酸化膜３に対
してのみ行うことができる。
この場合１通常行なわれるように、最後の方は四弗化炭
素（ＣＦ４）と水素（Ｈ２）ｔ−主成分としたりアクテ
ィブイオンエツチングを行ない、フタ酸 −溶液によ
る下層アルミ配線のエツチング事故を避けるようにして
スルー・ホールの開孔を行なう。
素（ＣＦ４）と水素（Ｈ２）ｔ−主成分としたりアクテ
ィブイオンエツチングを行ない、フタ酸 −溶液によ
る下層アルミ配線のエツチング事故を避けるようにして
スルー・ホールの開孔を行なう。
かくして、上層アルミ配線６を形成すれば第１図（ｄｌ
に示す如き本発明の半導体装置を得る。本発明によれば
、スルー・ホールは層間絶縁膜として用いられているシ
リコン酸化膜３に対してのみ開孔されているので、シリ
カ塗布膜４との間のエツチング速度の違いは全く考えな
くて済む。
に示す如き本発明の半導体装置を得る。本発明によれば
、スルー・ホールは層間絶縁膜として用いられているシ
リコン酸化膜３に対してのみ開孔されているので、シリ
カ塗布膜４との間のエツチング速度の違いは全く考えな
くて済む。
以上の実施νＵでは、層間絶縁膜にシリコン酸化膜を用
いた場合を示したが、この代わシにシリコン窒化膜を用
いても何らさしつかえない。ただし、この際は等方性エ
ツチングの手段には四弗化炭素（ＣＦａ）を主成分とす
るプラズマエツチング法が用いられる。
いた場合を示したが、この代わシにシリコン窒化膜を用
いても何らさしつかえない。ただし、この際は等方性エ
ツチングの手段には四弗化炭素（ＣＦａ）を主成分とす
るプラズマエツチング法が用いられる。
また、配線材料にはアルミニワム金属の他ポリシリコ／
、高融点金属その他の一般配線材料金用いることもでき
る。
、高融点金属その他の一般配線材料金用いることもでき
る。
以上詳細に説明したように本発明によればシリカ塗布膜
による平担化効果を損することなく、また、積層構造の
上層と下層におけるエツチング速度の違いに惑わされる
ことなく、重−のエツチング速度でスルー・ホールの開
孔工程を実施し得るので、きわめてカバレージ形状のよ
いスルー・ホール金層間絶縁膜上に形成し得る。特にア
ルゴンや窒素等の非活性ガスによるスパッタリング法の
導入により層間、Ｎ色縁膜の段差部にのみシリカ塗布膜
ｆｔｔＡＬ層間絶縁膜の平担匪を保持し得るようにした
ので、多ｊ−配線半導体装置の集積度の向上に格段の効
果を奏し得る。
による平担化効果を損することなく、また、積層構造の
上層と下層におけるエツチング速度の違いに惑わされる
ことなく、重−のエツチング速度でスルー・ホールの開
孔工程を実施し得るので、きわめてカバレージ形状のよ
いスルー・ホール金層間絶縁膜上に形成し得る。特にア
ルゴンや窒素等の非活性ガスによるスパッタリング法の
導入により層間、Ｎ色縁膜の段差部にのみシリカ塗布膜
ｆｔｔＡＬ層間絶縁膜の平担匪を保持し得るようにした
ので、多ｊ−配線半導体装置の集積度の向上に格段の効
果を奏し得る。
第１図（ａｌ〜（ｄ）は本発明の一実施例を示す工程順
序図である。 ｌ・・・・・・シリコ／基板、２・・・・・・下層アル
ミ配線、３・・・・・・層間絶縁膜、４・・・・・・シ
リカ塗布膜、５・・・・・・ホトレジスト、６・・・・
・・上Ｊｌ！アルミ配麿、７・・・・・・スパッタリン
グ・ガス流。 代理人 弁理士 （ハ）原 音、′；；、； ：
、：、＞、、；、 −ツ
序図である。 ｌ・・・・・・シリコ／基板、２・・・・・・下層アル
ミ配線、３・・・・・・層間絶縁膜、４・・・・・・シ
リカ塗布膜、５・・・・・・ホトレジスト、６・・・・
・・上Ｊｌ！アルミ配麿、７・・・・・・スパッタリン
グ・ガス流。 代理人 弁理士 （ハ）原 音、′；；、； ：
、：、＞、、；、 −ツ
Claims (1)
- 半導体基板上に層間絶縁膜を形成する工程と、前記層間
絶縁膜上にシリカ主成分とするシリカ膜を塗布するシリ
カ塗布膜の形成工程と、前記シリカ塗布膜を非活性ガス
のイオン・スパッタリング法によりエッチングするシリ
カ塗布膜の除去工程とを備えることを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10591186A JPS62261153A (ja) | 1986-05-08 | 1986-05-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10591186A JPS62261153A (ja) | 1986-05-08 | 1986-05-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62261153A true JPS62261153A (ja) | 1987-11-13 |
Family
ID=14420047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10591186A Pending JPS62261153A (ja) | 1986-05-08 | 1986-05-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62261153A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0246636A (ja) * | 1988-08-08 | 1990-02-16 | Matsushita Electric Ind Co Ltd | 画像表示装置 |
| JPH02271630A (ja) * | 1989-04-13 | 1990-11-06 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPH0350727A (ja) * | 1989-07-18 | 1991-03-05 | Seiko Epson Corp | 半導体装置の製造方法 |
-
1986
- 1986-05-08 JP JP10591186A patent/JPS62261153A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0246636A (ja) * | 1988-08-08 | 1990-02-16 | Matsushita Electric Ind Co Ltd | 画像表示装置 |
| JPH02271630A (ja) * | 1989-04-13 | 1990-11-06 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPH0350727A (ja) * | 1989-07-18 | 1991-03-05 | Seiko Epson Corp | 半導体装置の製造方法 |
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