JPH0230123A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0230123A JPH0230123A JP18101188A JP18101188A JPH0230123A JP H0230123 A JPH0230123 A JP H0230123A JP 18101188 A JP18101188 A JP 18101188A JP 18101188 A JP18101188 A JP 18101188A JP H0230123 A JPH0230123 A JP H0230123A
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Landscapes
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- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に配線の製造
方法に関する。
方法に関する。
近年における半導体装置の高集積化にともなって、半導
体基板上に形成される配線の信顆性がまずまず重要とな
ってきている。一般に半導体装置の配線材料としては、
アルミニウムーシリコン合金が用いられるが、層間絶縁
膜の接続口である開口部か小さくなるにつれて、アロイ
工程でのシリコン析出物のために、コンタクト抵抗が増
大するという問題が顕著になってきている。
体基板上に形成される配線の信顆性がまずまず重要とな
ってきている。一般に半導体装置の配線材料としては、
アルミニウムーシリコン合金が用いられるが、層間絶縁
膜の接続口である開口部か小さくなるにつれて、アロイ
工程でのシリコン析出物のために、コンタクト抵抗が増
大するという問題が顕著になってきている。
このためシリコン析出物防止用の窒化チタン、またはチ
タン−タングステン自余をバリアメタルとして下層導電
膜とし、アルミニウムを上層導”Ｈ膜とする二層構造の
配線膜が用いられる。以下第２図を用いて説明する。
タン−タングステン自余をバリアメタルとして下層導電
膜とし、アルミニウムを上層導”Ｈ膜とする二層構造の
配線膜が用いられる。以下第２図を用いて説明する。
まず第２図（ａ）のように、半導体基板１上の層間絶縁
膜２に開口部１０を形成したのら、バリアメタルとして
窒化チタン膜３を形成する。次いで上層導電膜としての
アルミニウム膜４を形成する。
膜２に開口部１０を形成したのら、バリアメタルとして
窒化チタン膜３を形成する。次いで上層導電膜としての
アルミニウム膜４を形成する。
次に第２図（ｂ）に示すように、アルミニウム膜４上に
フォトレジスト５Ａを配線パターン形状に形成した後、
反応性イオンエツチングにより、窒化チタン膜３とアル
ミニウム膜４の二層配線ｊＩＡをエツチングしパターン
加工する。
フォトレジスト５Ａを配線パターン形状に形成した後、
反応性イオンエツチングにより、窒化チタン膜３とアル
ミニウム膜４の二層配線ｊＩＡをエツチングしパターン
加工する。
次に第２図（ｃ）のように、フォトレジスト５を除去し
て、アルミニウム膜４と窒化チタン膜３から二層配線を
形成する。
て、アルミニウム膜４と窒化チタン膜３から二層配線を
形成する。
しかしながら上述した従来の半導体装置の製造方法では
、第２図（ｂ）に示したように、二層配線のエツチング
の際にアルミニウム膜４と窒化チタン膜３の界面部分で
アルミニウノ＼膜にアンダーカット６が生じる。これは
、アルミニウムが窒化チタンよりエツチング速度が数倍
大きいために、アルミニウム膜のエツチングが終了し窒
化チタン膜をエツチングする際に、アルミニウム膜と窒
化チタン膜の界面に沿ってアルミニウム膜が横方向にエ
ツチングされるためである。
、第２図（ｂ）に示したように、二層配線のエツチング
の際にアルミニウム膜４と窒化チタン膜３の界面部分で
アルミニウノ＼膜にアンダーカット６が生じる。これは
、アルミニウムが窒化チタンよりエツチング速度が数倍
大きいために、アルミニウム膜のエツチングが終了し窒
化チタン膜をエツチングする際に、アルミニウム膜と窒
化チタン膜の界面に沿ってアルミニウム膜が横方向にエ
ツチングされるためである。
このアンダーカットのなめ、配線自体が断線したり、抵
抗が高くなるため、半導体装置の信頼性を低下させると
いう欠点がある。
抗が高くなるため、半導体装置の信頼性を低下させると
いう欠点がある。
本発明の半導体装置の製造方法は、半導体基板上に形成
された絶縁膜に開口部を形成したのち下層導電膜と塗布
膜とを順次形成する工程と、前記塗布膜をエツチングし
前記間［１部内にのみ残す工程と、開口部内に残された
前記塗布膜をマスクとして前記下層導電膜をエツチング
し開口部内にのみ残す工程と、塗布膜を除去したのち前
記開口部内の下Ｊ％ｊ導電股上を含む全面に上層導電膜
を形成する工程と、前記上層導電膜をバターニングし前
記開口部内の下層導電膜に接続する配線を形成する工程
とを含んで構成される。
された絶縁膜に開口部を形成したのち下層導電膜と塗布
膜とを順次形成する工程と、前記塗布膜をエツチングし
前記間［１部内にのみ残す工程と、開口部内に残された
前記塗布膜をマスクとして前記下層導電膜をエツチング
し開口部内にのみ残す工程と、塗布膜を除去したのち前
記開口部内の下Ｊ％ｊ導電股上を含む全面に上層導電膜
を形成する工程と、前記上層導電膜をバターニングし前
記開口部内の下層導電膜に接続する配線を形成する工程
とを含んで構成される。
次に本発明を図面を参照して説明する。
第１図（ａ）〜（ｆ）は本発明の一実施例を説明するた
めの製造工程順に示した半導体チップの断面図である。
めの製造工程順に示した半導体チップの断面図である。
まず第１図（ａ）のように、シリコン等の半導体基板１
表面の層間絶縁膜２に開口部１０を形成したのち下層導
電膜としての窒化チタン膜１と、塗布膜として平担化用
のフォトレジスト５を開口部１０を埋設するように形成
する。
表面の層間絶縁膜２に開口部１０を形成したのち下層導
電膜としての窒化チタン膜１と、塗布膜として平担化用
のフォトレジスト５を開口部１０を埋設するように形成
する。
次に第１図（ｂ）のように、フォトレジスト５を酸素プ
ラズマを利用したドライエツチング法により開口部１０
内にたけ残るようにエツチングする。
ラズマを利用したドライエツチング法により開口部１０
内にたけ残るようにエツチングする。
次に第１図（ｃ）のように、開口部１０に残ったフォト
レジスト５をマスクとしてＣＦ４ガスを用いた反応性イ
オンエツチング法により窒化チタン膜３を除去する。
レジスト５をマスクとしてＣＦ４ガスを用いた反応性イ
オンエツチング法により窒化チタン膜３を除去する。
次に第１図（ｄ）に示すように、開口部１０に残ったフ
ォトレジストを除去した後、全面に上層導電膜としての
アルミニウム膜４を形成する。
ォトレジストを除去した後、全面に上層導電膜としての
アルミニウム膜４を形成する。
次に第１図（ｅ）に示すように、所用の配線パターンを
形成したフォトレジスト５Ａをマスクとして、アルミニ
ウム膜４を反応性イオンエツチング法によりエツチング
する。この場合のアルミニウム膜４は単層膜であるので
、第２図に示した従来の方法のように、二層膜のエツチ
ングで生じるアンダーカットは発生ずることはない。
形成したフォトレジスト５Ａをマスクとして、アルミニ
ウム膜４を反応性イオンエツチング法によりエツチング
する。この場合のアルミニウム膜４は単層膜であるので
、第２図に示した従来の方法のように、二層膜のエツチ
ングで生じるアンダーカットは発生ずることはない。
最後に第１図（ｆ＞に示すように、フォトレジスト５を
除去することにより、開口部１０に窒化チタン膜３を有
する配線が完成する。
除去することにより、開口部１０に窒化チタン膜３を有
する配線が完成する。
上記実施例では窒化チタンとフォトレジストを用いた場
合について３＋２明したが、窒化チタンの代わりに、チ
タンータンクステン合金膜を、そして開口部埋設用の塗
布膜としてシリカフィルムを用いてもよい。
合について３＋２明したが、窒化チタンの代わりに、チ
タンータンクステン合金膜を、そして開口部埋設用の塗
布膜としてシリカフィルムを用いてもよい。
この場合、シリカフィルムのエッチバックはＣＦ４カス
を用いた反応性イオンエツチング法で行ない、続いてチ
タン−タングステン合金膜を同じエツチングガスを用い
て除去する。次に開口部をおおっているシリカフィルム
を、弗酸により除去する９以下、アルミニウム膜を形成
したのちバターニングして配ｔｆｆｌを完成さぜる。
を用いた反応性イオンエツチング法で行ない、続いてチ
タン−タングステン合金膜を同じエツチングガスを用い
て除去する。次に開口部をおおっているシリカフィルム
を、弗酸により除去する９以下、アルミニウム膜を形成
したのちバターニングして配ｔｆｆｌを完成さぜる。
以上説明したように本発明は、絶縁膜に形成した開口部
にのみ下層導電膜を残し、この上に形成した上層導電膜
を単層膜としてエツチングして配線を形成することによ
り、従来の二層膜エツチングの際にみられたアンダーカ
ットの発生がなくなるため、配線における断線や抵抗の
増加はなくなる。従って信頼性の高い半導体装置を得る
ことができる。
にのみ下層導電膜を残し、この上に形成した上層導電膜
を単層膜としてエツチングして配線を形成することによ
り、従来の二層膜エツチングの際にみられたアンダーカ
ットの発生がなくなるため、配線における断線や抵抗の
増加はなくなる。従って信頼性の高い半導体装置を得る
ことができる。
第１図（ａ）〜（ｆ＞は本発明の一実施例を説明するた
めの工程順に示した断面図、第２１２１（ａ）・〜（Ｃ
）は従来の半導体装置の製造方法を説明するための工程
順に示した断面図である。 ］・・・半導体基板、２・・・層間絶縁膜、３・・・窒
化チタン膜、４・・・アルミニウム膜、５．５Ａ・・・
フォトレジスト、６・・・アンダーカット、１０・・・
開口部。
めの工程順に示した断面図、第２１２１（ａ）・〜（Ｃ
）は従来の半導体装置の製造方法を説明するための工程
順に示した断面図である。 ］・・・半導体基板、２・・・層間絶縁膜、３・・・窒
化チタン膜、４・・・アルミニウム膜、５．５Ａ・・・
フォトレジスト、６・・・アンダーカット、１０・・・
開口部。
Claims (1)
- 半導体基板上に形成された絶縁膜に開口部を形成したの
ち下層導電膜と塗布膜とを順次形成する工程と、前記塗
布膜をエッチングし前記開口部内にのみ残す工程と、開
口部内に残された前記塗布膜をマスクとして前記下層導
電膜をエッチングし開口部内にのみ残す工程と、塗布膜
を除去したのち前記開口部内の下層導電膜上を含む全面
に上層導電膜を形成する工程と、前記上層導電膜をパタ
ーニングし前記開口部内の下層導電膜に接続する配線を
形成する工程とを含むことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18101188A JPH0230123A (ja) | 1988-07-19 | 1988-07-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18101188A JPH0230123A (ja) | 1988-07-19 | 1988-07-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0230123A true JPH0230123A (ja) | 1990-01-31 |
Family
ID=16093185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18101188A Pending JPH0230123A (ja) | 1988-07-19 | 1988-07-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0230123A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5486492A (en) * | 1992-10-30 | 1996-01-23 | Kawasaki Steel Corporation | Method of forming multilayered wiring structure in semiconductor device |
-
1988
- 1988-07-19 JP JP18101188A patent/JPH0230123A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5486492A (en) * | 1992-10-30 | 1996-01-23 | Kawasaki Steel Corporation | Method of forming multilayered wiring structure in semiconductor device |
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