JPS6320018B2 - - Google Patents
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- JPS6320018B2 JPS6320018B2 JP15411582A JP15411582A JPS6320018B2 JP S6320018 B2 JPS6320018 B2 JP S6320018B2 JP 15411582 A JP15411582 A JP 15411582A JP 15411582 A JP15411582 A JP 15411582A JP S6320018 B2 JPS6320018 B2 JP S6320018B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76294—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using selective deposition of single crystal silicon, i.e. SEG techniques
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は半導体装置の製造方法のうち、特に半
導体集積回路装置（IC）の新たな素子間分離帯
形成方法に関する。
導体集積回路装置（IC）の新たな素子間分離帯
形成方法に関する。
(b) 従来技術と問題点
ICを製作する際、半導体基板上に設けられる
多数の回路素子をそれぞれ電気的に分離する必要
があり、そのため素子間分離帯領域（アイソレー
シヨン領域）が形成される。このようなアイソレ
ーシヨン（Isolation）領域の形成方法としては、
窒化シリコン（Si3N4）膜をマスクとして選択的
に二酸化シリコン（SiO2）膜を形成する、いわ
ゆる選択酸化法（LOCOS法）が良く知られてお
り第１図にその形成工程途中の断面図を示してい
る。
多数の回路素子をそれぞれ電気的に分離する必要
があり、そのため素子間分離帯領域（アイソレー
シヨン領域）が形成される。このようなアイソレ
ーシヨン（Isolation）領域の形成方法としては、
窒化シリコン（Si3N4）膜をマスクとして選択的
に二酸化シリコン（SiO2）膜を形成する、いわ
ゆる選択酸化法（LOCOS法）が良く知られてお
り第１図にその形成工程途中の断面図を示してい
る。
図において、１はシリコン基板、２はSi3N4膜
マスク、３はその下のSiO2膜、４はアイソレー
シヨン領域となるフイールドSiO2膜であるが、
この選択酸化法でアイソレーシヨン領域を形成す
る場合に、SiO2膜３の幅Ｗを余り狭く形成する
ことは困難であり、またそれは深さＬにもかかわ
りがあつて、例えばＷ＝4μｍ、Ｌ＝6000Å程度
になる。更に加えて、Si3N4膜マスク３との境界
部分で、Si3N4膜の下面にSiO2膜が喰い込んでバ
ーズビークＢが生成され、一層幅広いアイソレー
シヨン領域となつて素子形成領域を圧迫し、IC
の高密度化・高集積化を大きく阻害する。
マスク、３はその下のSiO2膜、４はアイソレー
シヨン領域となるフイールドSiO2膜であるが、
この選択酸化法でアイソレーシヨン領域を形成す
る場合に、SiO2膜３の幅Ｗを余り狭く形成する
ことは困難であり、またそれは深さＬにもかかわ
りがあつて、例えばＷ＝4μｍ、Ｌ＝6000Å程度
になる。更に加えて、Si3N4膜マスク３との境界
部分で、Si3N4膜の下面にSiO2膜が喰い込んでバ
ーズビークＢが生成され、一層幅広いアイソレー
シヨン領域となつて素子形成領域を圧迫し、IC
の高密度化・高集積化を大きく阻害する。
(c) 発明の目的
本発明はこのようなアイソレーシヨン領域をで
きるだけ狭い幅に形成することを目的とする製造
方法を提案するものである。
きるだけ狭い幅に形成することを目的とする製造
方法を提案するものである。
(d) 発明の構成
その特徴は、半導体基板上に絶縁膜を被着し、
該絶縁膜を選択的にエツチングして該絶縁膜から
なる凸形隔壁を形成する工程、次いで該凸形隔壁
を含む半導体基板上に多結晶半導体膜を被着し、
更に該多結晶半導体膜をリアクテイブイオンエツ
チングによりエツチングして上記凸形隔壁の側面
にのみ多結晶半導体膜を残存させる工程、次いで
半導体基板上に半導体エピタキシヤル層を成長し
上記凸形隔壁を埋没させる工程が含まれる製造方
法で、以下図面を参照して実施例により詳細に説
明する。
該絶縁膜を選択的にエツチングして該絶縁膜から
なる凸形隔壁を形成する工程、次いで該凸形隔壁
を含む半導体基板上に多結晶半導体膜を被着し、
更に該多結晶半導体膜をリアクテイブイオンエツ
チングによりエツチングして上記凸形隔壁の側面
にのみ多結晶半導体膜を残存させる工程、次いで
半導体基板上に半導体エピタキシヤル層を成長し
上記凸形隔壁を埋没させる工程が含まれる製造方
法で、以下図面を参照して実施例により詳細に説
明する。
(e) 発明の実施例
第２図ないし第７図は本発明にかかる一実施例
の製造工程順断面図を示す。先づ、第２図に示す
ようにシリコン基板１１上に化学気相成長
（CVD）法によつて膜厚1μｍのSiO2膜１２を被着
し、その上面に電子ビーム露光法によつてレジス
ト膜マスク１３を形成する。SiO2膜１２は熱酸
化法により被着しても良い。またSiO2膜１２の
代りに燐シリケートガラス膜を同じくCVD法で
被着してもよい。
の製造工程順断面図を示す。先づ、第２図に示す
ようにシリコン基板１１上に化学気相成長
（CVD）法によつて膜厚1μｍのSiO2膜１２を被着
し、その上面に電子ビーム露光法によつてレジス
ト膜マスク１３を形成する。SiO2膜１２は熱酸
化法により被着しても良い。またSiO2膜１２の
代りに燐シリケートガラス膜を同じくCVD法で
被着してもよい。
次いで、第３図に示すように六弗化エタン
（C2F6）とトリフロロメタン（CHF3）との混合
ガスを用いて減圧度0.6Torrとしたリアクテイブ
イオンエツチングによつて上面よりSiO2膜をエ
ツチングして、幅2000ÅのSiO2膜１２からなる
凸形隔壁（アイソレーシヨン領域）を形成する。
上記のガスによるSiO2膜のエツチング速度は
1200Å／分、シリコンのエツチング速度は100
Å／分であるから、図示のようにSiO2膜のみエ
ツチング除去することができる。
（C2F6）とトリフロロメタン（CHF3）との混合
ガスを用いて減圧度0.6Torrとしたリアクテイブ
イオンエツチングによつて上面よりSiO2膜をエ
ツチングして、幅2000ÅのSiO2膜１２からなる
凸形隔壁（アイソレーシヨン領域）を形成する。
上記のガスによるSiO2膜のエツチング速度は
1200Å／分、シリコンのエツチング速度は100
Å／分であるから、図示のようにSiO2膜のみエ
ツチング除去することができる。
次いで、第４図に示すように、CVD法によつ
てモノシラン（SiH4）ガスを熱分解して膜厚
1000Åの多結晶シリコン膜１４を全面に被着す
る。その際、シリコン基板の加熱温度は620℃の
比較的低温度とする。次いで、第５図に示すよう
に、四弗化炭素（CF4）ガスを用いたリアクテイ
ブイオンエツチングによつて上面から多結晶シリ
コン膜１４をエツチングする。そうすれば、多結
晶シリコン膜は垂直にエツチングされて、SiO2
膜１２からなる凸形隔壁の側面にのみ膜厚1000Å
程度の多結晶シリコン膜を残存させることができ
る。
てモノシラン（SiH4）ガスを熱分解して膜厚
1000Åの多結晶シリコン膜１４を全面に被着す
る。その際、シリコン基板の加熱温度は620℃の
比較的低温度とする。次いで、第５図に示すよう
に、四弗化炭素（CF4）ガスを用いたリアクテイ
ブイオンエツチングによつて上面から多結晶シリ
コン膜１４をエツチングする。そうすれば、多結
晶シリコン膜は垂直にエツチングされて、SiO2
膜１２からなる凸形隔壁の側面にのみ膜厚1000Å
程度の多結晶シリコン膜を残存させることができ
る。
次いで、第６図に示すようにCVD法によつて
SiH4ガスを高温度分解して単結晶シリコン層１
５をエピタキシヤル成長する。この場合、シリコ
ン基板１１の加熱温度は950℃の高温度にし、減
圧度は15Torr程度にする。CVD法でSiH4ガスを
分解して被着させる場合、上記のように600℃程
度の低温度では無差別に全面に被着するが、950
℃以上の高温度ではSiO2膜上には付着し難くて、
シリコン基板１１と多結晶シリコン膜１４に付着
しやすく、シリコン基板１１上にエピタキシヤル
成長させることができる。したがつて、多結晶シ
リコン膜１４を予めSiO2膜１２の側面に被着さ
せていなければ、SiO2膜１２との付着性が悪く
て、確実なエピタキシヤル層が形成されない。
SiH4ガスを高温度分解して単結晶シリコン層１
５をエピタキシヤル成長する。この場合、シリコ
ン基板１１の加熱温度は950℃の高温度にし、減
圧度は15Torr程度にする。CVD法でSiH4ガスを
分解して被着させる場合、上記のように600℃程
度の低温度では無差別に全面に被着するが、950
℃以上の高温度ではSiO2膜上には付着し難くて、
シリコン基板１１と多結晶シリコン膜１４に付着
しやすく、シリコン基板１１上にエピタキシヤル
成長させることができる。したがつて、多結晶シ
リコン膜１４を予めSiO2膜１２の側面に被着さ
せていなければ、SiO2膜１２との付着性が悪く
て、確実なエピタキシヤル層が形成されない。
しかる後、第７図に示すようにSiO2膜１２か
らなるアイソレーシヨン領域で分離された単結晶
シリコン層１５に素子を形成する。その場合、
SiO2膜１２の側面に存在する多結晶シリコン膜
１２も素子形成の有効領域となる。第７図は
MOS型トランジスタ素子を形成した例であるが、
このようにして幅2000Åの狭いアイソレーシヨン
領域で分離されたICを形成することができる。
らなるアイソレーシヨン領域で分離された単結晶
シリコン層１５に素子を形成する。その場合、
SiO2膜１２の側面に存在する多結晶シリコン膜
１２も素子形成の有効領域となる。第７図は
MOS型トランジスタ素子を形成した例であるが、
このようにして幅2000Åの狭いアイソレーシヨン
領域で分離されたICを形成することができる。
(f) 発明の効果
以上の実施例から明らかなように、本発明によ
れば極めて狭い幅のアイソレーシヨン領域が形成
されるため、ICの集積度を著しく向上させるこ
とができる。ICの集積度の向上は電子回路の高
速化など性能向上に極めて貢献するものである。
れば極めて狭い幅のアイソレーシヨン領域が形成
されるため、ICの集積度を著しく向上させるこ
とができる。ICの集積度の向上は電子回路の高
速化など性能向上に極めて貢献するものである。
尚、本発明はシリコンのみならず、その他の半
導体基板にも適用することができる。
導体基板にも適用することができる。
第１図は従来のアイソレーシヨン領域形成の工
程途中断面図、第２図ないし第７図は本発明にか
かる製造工程順断面図である。図中、１，１１は
シリコン基板、３，４，１２はSiO2膜、１３は
レジスト膜マスク、１４は多結晶シリコン膜、１
５は単結晶シリコン層を示す。
程途中断面図、第２図ないし第７図は本発明にか
かる製造工程順断面図である。図中、１，１１は
シリコン基板、３，４，１２はSiO2膜、１３は
レジスト膜マスク、１４は多結晶シリコン膜、１
５は単結晶シリコン層を示す。
Claims (1)
- １ 半導体基板上に絶縁膜を被着し、該絶縁膜を
選択的にエツチングして該絶縁膜からなる凸形隔
壁を形成する工程、次いで該凸形隔壁を含む半導
体基板上に多結晶半導体膜を被着し、更に該多結
晶半導体膜をリアクテイブイオンエツチングによ
りエツチングして上記凸形隔壁の側面にのみ多結
晶半導体膜を残存させる工程、次いで半導体基板
上に半導体エピタキシヤル層を成長し、上記凸形
隔壁を埋没させる工程が含まれてなることを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15411582A JPS5943547A (ja) | 1982-09-03 | 1982-09-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15411582A JPS5943547A (ja) | 1982-09-03 | 1982-09-03 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5943547A JPS5943547A (ja) | 1984-03-10 |
| JPS6320018B2 true JPS6320018B2 (ja) | 1988-04-26 |
Family
ID=15577248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15411582A Granted JPS5943547A (ja) | 1982-09-03 | 1982-09-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5943547A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4824797A (en) * | 1985-10-31 | 1989-04-25 | International Business Machines Corporation | Self-aligned channel stop |
| JPS63258040A (ja) * | 1987-04-15 | 1988-10-25 | Nec Corp | 素子分離領域の形成方法 |
-
1982
- 1982-09-03 JP JP15411582A patent/JPS5943547A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5943547A (ja) | 1984-03-10 |
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