JP3206943B2 - Ｓｏｉ基板の製法および半導体装置 - Google Patents
Ｓｏｉ基板の製法および半導体装置Info
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Description
【０００１】
【産業上の利用分野】本発明は絶縁基板上に半導体結晶
層を形成した、いわゆるＳＯＩ基板の製法に関する。さ
らに詳しくは、半導体基板上に形成した絶縁膜上に、該
半導体基板の半導体結晶をシードとしてエピタキシャル
成長により半導体結晶層を形成するＳＯＩ基板の製法お
よびその基板を使用した半導体装置に関する。
層を形成した、いわゆるＳＯＩ基板の製法に関する。さ
らに詳しくは、半導体基板上に形成した絶縁膜上に、該
半導体基板の半導体結晶をシードとしてエピタキシャル
成長により半導体結晶層を形成するＳＯＩ基板の製法お
よびその基板を使用した半導体装置に関する。
【０００２】なお、本明細書においては、ＳＯＩを絶縁
膜上の半導体結晶層の意味で使用し、絶縁膜上のシリコ
ン半導体に限定されず、広く半導体を含む意味で使用す
る。
膜上の半導体結晶層の意味で使用し、絶縁膜上のシリコ
ン半導体に限定されず、広く半導体を含む意味で使用す
る。
【０００３】
【従来の技術】絶縁基板上に半導体結晶層を形成したＳ
ＯＩ基板の製法の一つに、半導体基板上に形成した絶縁
膜に開口部を形成し、露出した半導体基板の半導体結晶
をシードとして絶縁膜上に半導体結晶層をエピタキシャ
ル成長させる方法がある。
ＯＩ基板の製法の一つに、半導体基板上に形成した絶縁
膜に開口部を形成し、露出した半導体基板の半導体結晶
をシードとして絶縁膜上に半導体結晶層をエピタキシャ
ル成長させる方法がある。
【０００４】従来のこの方法によりエピタキシャル成長
したＳＯＩ基板の断面図を図７に示す。このＳＯＩ基板
の製法は半導体基板21上に絶縁膜22を形成し、前記絶縁
膜22の一部を除去して開口部23を形成する。つぎに開口
部23により露出した半導体結晶をシードとして、前記半
導体結晶と同種あるいは異種のエピタキシャル層を成長
させると、まず開口部23内に半導体結晶層24が形成され
る。さらにエピタキシャル成長を続けると、絶縁膜22上
を横方向にエピタキシャル成長し、絶縁膜２の上に半導
体結晶層24が成長する。
したＳＯＩ基板の断面図を図７に示す。このＳＯＩ基板
の製法は半導体基板21上に絶縁膜22を形成し、前記絶縁
膜22の一部を除去して開口部23を形成する。つぎに開口
部23により露出した半導体結晶をシードとして、前記半
導体結晶と同種あるいは異種のエピタキシャル層を成長
させると、まず開口部23内に半導体結晶層24が形成され
る。さらにエピタキシャル成長を続けると、絶縁膜22上
を横方向にエピタキシャル成長し、絶縁膜２の上に半導
体結晶層24が成長する。
【０００５】
【発明が解決しようとする課題】しかし、従来の横方向
エピタキシャル成長法によりＳＯＩ基板をうる方法は、
絶縁膜上に半導体結晶層をエピタキシャル成長させると
き、絶縁膜上を横方向にエピタキシャル成長するだけで
なく縦方向にも成長が進むため、図７に示すように開口
部の形成された部分が厚く形成され、結晶層の厚さが不
均一になるという問題がある。そのため、均一な厚さで
大面積の半導体結晶層をうることができない。
エピタキシャル成長法によりＳＯＩ基板をうる方法は、
絶縁膜上に半導体結晶層をエピタキシャル成長させると
き、絶縁膜上を横方向にエピタキシャル成長するだけで
なく縦方向にも成長が進むため、図７に示すように開口
部の形成された部分が厚く形成され、結晶層の厚さが不
均一になるという問題がある。そのため、均一な厚さで
大面積の半導体結晶層をうることができない。
【０００６】本発明はこのような状況に鑑み、表面が平
担な半導体結晶層を有するＳＯＩ基板を形成する方法を
提供することを目的とする。
担な半導体結晶層を有するＳＯＩ基板を形成する方法を
提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明によるＳＯＩ基板
の製法は、半導体基板上に第１の絶縁膜を形成し、第１
の開口部を形成する工程と、第１の開口部および第１の
絶縁膜上にダミー層を形成し、前記第１の開口部と平面
的に離間した場所に第２の開口部を形成する工程と、第
２の開口部およびダミー層上に第２の絶縁膜を形成し、
前記第２の開口部と平面的に隣接した場所に第３の開口
部を形成する工程と、第３の開口部から前記ダミー層を
エッチング除去し空洞を形成する工程と、前記空洞内に
前記半導体基板をシードとして半導体結晶層をエピタキ
シャル成長させる工程と、前記半導体結晶層上の第２の
絶縁膜を除去する工程とからなることを特徴とする。
の製法は、半導体基板上に第１の絶縁膜を形成し、第１
の開口部を形成する工程と、第１の開口部および第１の
絶縁膜上にダミー層を形成し、前記第１の開口部と平面
的に離間した場所に第２の開口部を形成する工程と、第
２の開口部およびダミー層上に第２の絶縁膜を形成し、
前記第２の開口部と平面的に隣接した場所に第３の開口
部を形成する工程と、第３の開口部から前記ダミー層を
エッチング除去し空洞を形成する工程と、前記空洞内に
前記半導体基板をシードとして半導体結晶層をエピタキ
シャル成長させる工程と、前記半導体結晶層上の第２の
絶縁膜を除去する工程とからなることを特徴とする。
【０００８】
【作用】本発明によれば、絶縁膜上の半導体結晶層を形
成する場所にあらかじめ絶縁膜で空洞を形成しておき、
その空洞内に半導体結晶層をエピタキシャル成長させる
ため、エピタキシャル成長層の縦方向成長である上面は
絶縁膜で規制され、平担に形成される。
成する場所にあらかじめ絶縁膜で空洞を形成しておき、
その空洞内に半導体結晶層をエピタキシャル成長させる
ため、エピタキシャル成長層の縦方向成長である上面は
絶縁膜で規制され、平担に形成される。
【０００９】また空洞を形成するためのダミー層はＣＶ
Ｄ法やスパッタリングなどで形成でき膜厚を制御し易
く、膜厚を充分制御された空洞部にエピタキシャル成長
するため、エピタキシャル成長層の厚さも非常に正確に
形成できる。
Ｄ法やスパッタリングなどで形成でき膜厚を制御し易
く、膜厚を充分制御された空洞部にエピタキシャル成長
するため、エピタキシャル成長層の厚さも非常に正確に
形成できる。
【００１０】
【実施例】つぎに、図面を参照しながら本発明について
詳細に説明する。図１〜６は本発明の一実施例であるＳ
ＯＩ基板の製法を示す工程説明図である。
詳細に説明する。図１〜６は本発明の一実施例であるＳ
ＯＩ基板の製法を示す工程説明図である。
【００１１】まず図１の工程に示すように、半導体基板
上に形成した第１の絶縁膜の一部を除去して第１の開口
部３を形成する。具体例としては、(100) 面のシリコン
基板１を基板温度約1000℃で熱酸化し、100nm の第１の
絶縁膜である第１のシリコン酸化膜２を形成した。つぎ
に第１のシリコン酸化膜２の一部を通常のホトレジスト
工程により除去して第１の開口部３を形成し、シリコン
基板１の一部を露出させた。
上に形成した第１の絶縁膜の一部を除去して第１の開口
部３を形成する。具体例としては、(100) 面のシリコン
基板１を基板温度約1000℃で熱酸化し、100nm の第１の
絶縁膜である第１のシリコン酸化膜２を形成した。つぎ
に第１のシリコン酸化膜２の一部を通常のホトレジスト
工程により除去して第１の開口部３を形成し、シリコン
基板１の一部を露出させた。
【００１２】つぎに図２の工程に示すように、第１の絶
縁膜の表面全面にダミー層を形成したのち、ダミー層の
シード部（第１の開口部）周辺の一部を除去して第２の
開口部５を形成する。具体例としては、前工程により第
１の開口部３を形成したシリコン基板１を反応炉に入
れ、基板温度を400 ℃にしてシラン（ＳｉＨ4 ）ガスを
導入し60分間プラズマＣＶＤを行い、アモルファスシリ
コン４をシリコン基板１の表面全面に200nm 堆積させ
た。つぎにアモルファスシリコン４の表面をエッチバッ
クにより平担にして、第１の開口部に隣接する前記アモ
ルファスシリコン層４の一部をホトレジスト工程で反応
性イオンエッチング（以下、ＲＩＥという）法によりフ
ッ化炭素（ＣＦ4 ）ガスおよび塩素（Ｃｌ2 ）ガスを使
用して選択エッチングし、第２の開口部５を形成し、第
１のシリコン酸化膜２を露出させた。
縁膜の表面全面にダミー層を形成したのち、ダミー層の
シード部（第１の開口部）周辺の一部を除去して第２の
開口部５を形成する。具体例としては、前工程により第
１の開口部３を形成したシリコン基板１を反応炉に入
れ、基板温度を400 ℃にしてシラン（ＳｉＨ4 ）ガスを
導入し60分間プラズマＣＶＤを行い、アモルファスシリ
コン４をシリコン基板１の表面全面に200nm 堆積させ
た。つぎにアモルファスシリコン４の表面をエッチバッ
クにより平担にして、第１の開口部に隣接する前記アモ
ルファスシリコン層４の一部をホトレジスト工程で反応
性イオンエッチング（以下、ＲＩＥという）法によりフ
ッ化炭素（ＣＦ4 ）ガスおよび塩素（Ｃｌ2 ）ガスを使
用して選択エッチングし、第２の開口部５を形成し、第
１のシリコン酸化膜２を露出させた。
【００１３】つぎに図３の工程に示すように、ダミー層
の表面全面に第２の絶縁膜を形成したのち、第２の開口
部周辺の第２の絶縁膜の一部を除去して第３の開口部７
を形成する。具体例としては、シラン（ＳｉＨ4 ）ガス
と酸化二チッ素（Ｎ2 Ｏ）ガスを導入して800 ℃で気相
反応させ、第２の絶縁膜である第２のシリコン酸化膜６
を400nm 堆積させた。このとき第２のシリコン酸化膜６
は、前記第２の開口部５内部にも形成されるので第１の
シリコン酸化膜２と第２のシリコン酸化膜６は連結され
る。そののち、第２の開口部部分に隣接し、アモルファ
スシリコン層４の端部部分にあたる第２のシリコン酸化
膜６の一部を腐蝕除去し第３の開口部７を形成して前記
アモルファスシリコン層４の一部を露出させた。この第
３の開口部７はシード部とする第１の開口部部分から２
μｍの場所に形成した。
の表面全面に第２の絶縁膜を形成したのち、第２の開口
部周辺の第２の絶縁膜の一部を除去して第３の開口部７
を形成する。具体例としては、シラン（ＳｉＨ4 ）ガス
と酸化二チッ素（Ｎ2 Ｏ）ガスを導入して800 ℃で気相
反応させ、第２の絶縁膜である第２のシリコン酸化膜６
を400nm 堆積させた。このとき第２のシリコン酸化膜６
は、前記第２の開口部５内部にも形成されるので第１の
シリコン酸化膜２と第２のシリコン酸化膜６は連結され
る。そののち、第２の開口部部分に隣接し、アモルファ
スシリコン層４の端部部分にあたる第２のシリコン酸化
膜６の一部を腐蝕除去し第３の開口部７を形成して前記
アモルファスシリコン層４の一部を露出させた。この第
３の開口部７はシード部とする第１の開口部部分から２
μｍの場所に形成した。
【００１４】つぎに図４に示すように、第３の開口部７
からダミー層４を腐蝕除去して、後述する半導体結晶層
をエピタキシャル成長するための空洞８を形成する。具
体例としては、反応炉内に常温で塩化水素ガスを導入す
ると、第３の開口部７から順次アモルファスシリコン層
４のみがエッチング除去され、空洞８が形成された。こ
の空洞８のシリコン半導体基板１側は前述の第１の開口
部３と一致し、シリコン半導体基板が露出した。
からダミー層４を腐蝕除去して、後述する半導体結晶層
をエピタキシャル成長するための空洞８を形成する。具
体例としては、反応炉内に常温で塩化水素ガスを導入す
ると、第３の開口部７から順次アモルファスシリコン層
４のみがエッチング除去され、空洞８が形成された。こ
の空洞８のシリコン半導体基板１側は前述の第１の開口
部３と一致し、シリコン半導体基板が露出した。
【００１５】つづいて図５に示すように、空洞８により
露出した半導体基板をシードとして、空洞の内部でエピ
タキシャル成長を行って、半導体結晶層を形成する。具
体例としては、エピタキシャル成長ガスとして、ジシラ
ン（Ｓｉ2 Ｈ6 ）を0.15sccmおよびアセチレン（Ｃ2 Ｈ
2 ）を0.15sccm並びにキャリアガスとして水素（Ｈ2 ）
ガスを３slm 、エッチング剤として塩化水素（ＨＣｌ）
ガスを10sccm混合したガスを用いて、基板温度1350℃、
10分間の条件で基板表面で反応させた。このとき、気相
成長ガスは第３の開口部７から空洞８内部に入り、空洞
８のシリコン半導体基板１の露出面をシードとしてエピ
タキシャル成長が行われ、空洞８内に炭化ケイ素（Ｓｉ
Ｃ）結晶層９が形成された。この際空洞８上部の第２の
シリコン酸化膜６が縦方向のエピタキシャル成長を規制
するため、炭化ケイ素結晶層９の上部は平担化される。
ここで、気相成長ガスの流量比を調整しておくことによ
りエピタキシャル成長を行う際、第２のシリコン酸化膜
６の表面には成長せず、シリコン基板からのみ成長す
る。すなわち、エピタキシャル成長時には第２のシリコ
ン酸化膜６の表面にも堆積しようとするが、密着性が良
くないため、混合ガスの中の塩化水素ガスによりエッチ
ングされ堆積されず、シリコン基板から成長する部分は
密着性がよくエッチングされないで成長が進む。したが
って塩化水素の流量比をこの目的に合うように定める。
露出した半導体基板をシードとして、空洞の内部でエピ
タキシャル成長を行って、半導体結晶層を形成する。具
体例としては、エピタキシャル成長ガスとして、ジシラ
ン（Ｓｉ2 Ｈ6 ）を0.15sccmおよびアセチレン（Ｃ2 Ｈ
2 ）を0.15sccm並びにキャリアガスとして水素（Ｈ2 ）
ガスを３slm 、エッチング剤として塩化水素（ＨＣｌ）
ガスを10sccm混合したガスを用いて、基板温度1350℃、
10分間の条件で基板表面で反応させた。このとき、気相
成長ガスは第３の開口部７から空洞８内部に入り、空洞
８のシリコン半導体基板１の露出面をシードとしてエピ
タキシャル成長が行われ、空洞８内に炭化ケイ素（Ｓｉ
Ｃ）結晶層９が形成された。この際空洞８上部の第２の
シリコン酸化膜６が縦方向のエピタキシャル成長を規制
するため、炭化ケイ素結晶層９の上部は平担化される。
ここで、気相成長ガスの流量比を調整しておくことによ
りエピタキシャル成長を行う際、第２のシリコン酸化膜
６の表面には成長せず、シリコン基板からのみ成長す
る。すなわち、エピタキシャル成長時には第２のシリコ
ン酸化膜６の表面にも堆積しようとするが、密着性が良
くないため、混合ガスの中の塩化水素ガスによりエッチ
ングされ堆積されず、シリコン基板から成長する部分は
密着性がよくエッチングされないで成長が進む。したが
って塩化水素の流量比をこの目的に合うように定める。
【００１６】最後に図６に示すように第２の絶縁膜を除
去して半導体結晶層を露出させる。具体例としては、フ
ッ酸によりエッチングを行って第２のシリコン酸化膜６
を除去した。
去して半導体結晶層を露出させる。具体例としては、フ
ッ酸によりエッチングを行って第２のシリコン酸化膜６
を除去した。
【００１７】以上により、絶縁膜上に平担な半導体結晶
層がえられ、ＳＯＩ基板の形成が完了する。なお、半導
体結晶層の厚さはアモルファス半導体層の厚さにより定
まり、アモルファス半導体層の厚さは比較的コントロー
ルし易いため、半導体結晶層の膜厚も比較的容易に制御
できる。
層がえられ、ＳＯＩ基板の形成が完了する。なお、半導
体結晶層の厚さはアモルファス半導体層の厚さにより定
まり、アモルファス半導体層の厚さは比較的コントロー
ルし易いため、半導体結晶層の膜厚も比較的容易に制御
できる。
【００１８】以上の実施例では空洞を形成するのにダミ
ー層としてアモルファスシリコンを堆積して絶縁膜形成
後にアモルファスシリコンを腐蝕除去する例で説明した
が、この方法はアモルファスシリコンに限定されない。
ー層としてアモルファスシリコンを堆積して絶縁膜形成
後にアモルファスシリコンを腐蝕除去する例で説明した
が、この方法はアモルファスシリコンに限定されない。
【００１９】すなわち、堆積が容易で、のちに絶縁膜や
半導体基板を腐蝕しないで、この層だけを腐蝕除去でき
るものであればよく、絶縁膜に二酸化ケイ素を用いたば
あい、アモルファスシリコン層の代りにアモルファス炭
化ケイ素層など他のアモルファス半導体層、チッ化ケイ
素膜、アルミニウム膜などを使用することもできる。な
お、アルミニウム膜のばあいには、膜形成時に段差が残
ったり、アルミニウム膜上の絶縁膜は低温で形成できる
ものでなければならないし、シード部分に傷をつけない
ようにしなければならないなどの問題があるが、これら
を克服すれば充分に使用できる。
半導体基板を腐蝕しないで、この層だけを腐蝕除去でき
るものであればよく、絶縁膜に二酸化ケイ素を用いたば
あい、アモルファスシリコン層の代りにアモルファス炭
化ケイ素層など他のアモルファス半導体層、チッ化ケイ
素膜、アルミニウム膜などを使用することもできる。な
お、アルミニウム膜のばあいには、膜形成時に段差が残
ったり、アルミニウム膜上の絶縁膜は低温で形成できる
ものでなければならないし、シード部分に傷をつけない
ようにしなければならないなどの問題があるが、これら
を克服すれば充分に使用できる。
【００２０】チッ化ケイ素膜で行うばあい、形成するに
はシラン（ＳｉＨ4 ）ガスとアンモニア（ＮＨ3 ）ガス
を導入して350 ℃で気相反応することにより平担な層が
形成でき、また腐蝕除去するには熱リン酸を使用するこ
とにより他の絶縁膜などを腐蝕しないでチッ化膜のみを
腐蝕除去できる。
はシラン（ＳｉＨ4 ）ガスとアンモニア（ＮＨ3 ）ガス
を導入して350 ℃で気相反応することにより平担な層が
形成でき、また腐蝕除去するには熱リン酸を使用するこ
とにより他の絶縁膜などを腐蝕しないでチッ化膜のみを
腐蝕除去できる。
【００２１】また絶縁膜としてチッ化膜を使用すれば、
酸化ケイ素膜を空洞形成用材料として使用することもで
きる。
酸化ケイ素膜を空洞形成用材料として使用することもで
きる。
【００２２】さらに前記具体的実施例では半導体結晶層
として炭化ケイ素の例で説明したが、シリコンなど他の
半導体結晶層でも同様に形成できる。
として炭化ケイ素の例で説明したが、シリコンなど他の
半導体結晶層でも同様に形成できる。
【００２３】前述の方法により形成されたＳＯＩ基板
は、部分的に半導体基板と連結されているが、半導体結
晶層が絶縁膜で仕切られ、島状の半導体領域が形成され
ており、各半導体領域に通常のプロセスで半導体回路を
形成することにより、集積回路を組み込んだ半導体装置
をえられる。このばあい、各半導体領域は完全な独立し
た島領域にはなっていないが、半導体基板と半導体結晶
層の導電型を変えることにより各半導体領域を電気的に
分離でき、しかも半導体基板と連結されている部分の面
積は少ないため、寄生容量などは最小限に抑えられ、素
子間分離が充分になされ、高速動作などにもすぐれてい
る。
は、部分的に半導体基板と連結されているが、半導体結
晶層が絶縁膜で仕切られ、島状の半導体領域が形成され
ており、各半導体領域に通常のプロセスで半導体回路を
形成することにより、集積回路を組み込んだ半導体装置
をえられる。このばあい、各半導体領域は完全な独立し
た島領域にはなっていないが、半導体基板と半導体結晶
層の導電型を変えることにより各半導体領域を電気的に
分離でき、しかも半導体基板と連結されている部分の面
積は少ないため、寄生容量などは最小限に抑えられ、素
子間分離が充分になされ、高速動作などにもすぐれてい
る。
【００２４】さらに、このようにして製造された半導体
装置表面のパシベーション膜を平担にして前述と同様の
方法により半導体結晶層を成長させることにより２階部
分に半導体回路を形成することができる。この方法をさ
らに繰り返すことにより複数段形成でき、３次元構造の
半導体装置をうることができ、一層素子の高集積化を図
ることができる。
装置表面のパシベーション膜を平担にして前述と同様の
方法により半導体結晶層を成長させることにより２階部
分に半導体回路を形成することができる。この方法をさ
らに繰り返すことにより複数段形成でき、３次元構造の
半導体装置をうることができ、一層素子の高集積化を図
ることができる。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
半導体基板の絶縁膜上に第２の絶縁膜により空洞を形成
して、その空洞内に半導体結晶層をエピタキシャル成長
するため、縦方向のエピタキシャル成長は空洞の上壁で
規制され、横方向にエピタキシャル成長されて上面が平
担な半導体結晶層を絶縁膜上に形成でき、精度の高い回
路形成をできる。
半導体基板の絶縁膜上に第２の絶縁膜により空洞を形成
して、その空洞内に半導体結晶層をエピタキシャル成長
するため、縦方向のエピタキシャル成長は空洞の上壁で
規制され、横方向にエピタキシャル成長されて上面が平
担な半導体結晶層を絶縁膜上に形成でき、精度の高い回
路形成をできる。
【００２６】さらに本発明によれば、空洞を形成するの
にアモルファス半導体層やチッ化シリコン膜などを形成
して型どりしているため、これらの膜厚制御が比較的容
易で、絶縁膜上に正確な厚さの半導体結晶層を形成でき
るという効果がある。
にアモルファス半導体層やチッ化シリコン膜などを形成
して型どりしているため、これらの膜厚制御が比較的容
易で、絶縁膜上に正確な厚さの半導体結晶層を形成でき
るという効果がある。
【００２７】その結果、このＳＯＩ基板を使用して半導
体結晶層に半導体回路を形成することにより、絶縁膜で
素子間分離された絶縁特性の良い半導体装置をえられる
という効果がある。
体結晶層に半導体回路を形成することにより、絶縁膜で
素子間分離された絶縁特性の良い半導体装置をえられる
という効果がある。
【図１】本発明の一実施例であるＳＯＩ基板の製法の製
造工程を示す説明図である。
造工程を示す説明図である。
【図２】本発明の一実施例であるＳＯＩ基板の製法の製
造工程を示す説明図である。
造工程を示す説明図である。
【図３】本発明の一実施例であるＳＯＩ基板の製法の製
造工程を示す説明図である。
造工程を示す説明図である。
【図４】本発明の一実施例であるＳＯＩ基板の製法の製
造工程を示す説明図である。
造工程を示す説明図である。
【図５】本発明の一実施例であるＳＯＩ基板の製法の製
造工程を示す説明図である。
造工程を示す説明図である。
【図６】本発明の一実施例であるＳＯＩ基板の製法の製
造工程を示す説明図である。
造工程を示す説明図である。
【図７】従来のエピタキシャル成長法により製造したＳ
ＯＩ基板の断面説明図である。
ＯＩ基板の断面説明図である。
１ 半導体基板 ２ 第１のシリコン酸化膜 ３ 第１の開口部 ４ アモルファスシリコン層 ５ 第２の開口部 ６ 第２のシリコン酸化膜 ７ 第３の開口部 ８ 空洞 ９ 半導体結晶層
Claims (4)
- 【請求項１】 半導体基板上に第１の絶縁膜を形成し、
第１の開口部を形成する工程、 第１の開口部および第１の絶縁膜上にダミー層を形成
し、前記第１の開口部と平面的に離間した場所に第２の
開口部を形成する工程、 第２の開口部およびダミー層上に第２の絶縁膜を形成
し、前記第２の開口部と平面的に隣接した場所に第３の
開口部を形成する工程、 第３の開口部から前記ダミー層をエッチング除去し空洞
を形成する工程、 前記空洞内に前記半導体基板をシードとして半導体結晶
層をエピタキシャル成長する工程、および前記半導体結
晶層上の第２の絶縁膜を除去する工程からなるＳＯＩ基
板の製法。 - 【請求項２】 前記ダミー層が、アモルファス半導体
層、チッ化ケイ素膜、酸化ケイ素膜およびアルミニウム
膜よりなる群から選ばれたいずれか１種で形成されてな
る請求項１記載のＳＯＩ基板の製法。 - 【請求項３】 前記半導体結晶層がシリコン結晶層また
は炭化ケイ素結晶層であることを特徴とする請求項１記
載のＳＯＩ基板の製法。 - 【請求項４】 請求項１記載の方法によりえられたＳＯ
Ｉ基板の半導体結晶層に半導体回路が形成されてなる半
導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34498691A JP3206943B2 (ja) | 1991-12-26 | 1991-12-26 | Ｓｏｉ基板の製法および半導体装置 |
| US08/226,841 US5525536A (en) | 1991-12-26 | 1994-04-13 | Method for producing SOI substrate and semiconductor device using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34498691A JP3206943B2 (ja) | 1991-12-26 | 1991-12-26 | Ｓｏｉ基板の製法および半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05175121A JPH05175121A (ja) | 1993-07-13 |
| JP3206943B2 true JP3206943B2 (ja) | 2001-09-10 |
Family
ID=18373505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34498691A Expired - Lifetime JP3206943B2 (ja) | 1991-12-26 | 1991-12-26 | Ｓｏｉ基板の製法および半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3206943B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0832039A (ja) * | 1994-07-12 | 1996-02-02 | Nippondenso Co Ltd | 半導体装置およびその製造方法 |
| WO2014126055A1 (ja) * | 2013-02-15 | 2014-08-21 | 国立大学法人東京大学 | 半導体集積回路基板およびその製造方法 |
| CN103280425B (zh) * | 2013-05-27 | 2016-03-30 | 中国科学院物理研究所 | 一种具有隔离层的复合衬底及其制造方法 |
-
1991
- 1991-12-26 JP JP34498691A patent/JP3206943B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05175121A (ja) | 1993-07-13 |
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