JPH08330423A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH08330423A JPH08330423A JP13397095A JP13397095A JPH08330423A JP H08330423 A JPH08330423 A JP H08330423A JP 13397095 A JP13397095 A JP 13397095A JP 13397095 A JP13397095 A JP 13397095A JP H08330423 A JPH08330423 A JP H08330423A
- Authority
- JP
- Japan
- Prior art keywords
- film
- polysilicon film
- silicon film
- forming
- dichlorosilane
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】
【目的】本発明は、段差被覆性に優れ、かつ高速に成長
可能なシリコン膜の形成手段を提供する。 【構成】先ずシラン、又はジシランとホスフィンを含む
第１のガス系で第１のポリシリコン膜４を成膜する。次
にジクロロシランとホスフィンを含む第２のガス系によ
って第１のポリシリコン膜４の上に第２のポリシリコン
膜５を成膜する。第１のポリシリコン膜４によってジク
ロロシランの選択成長性の問題を回避し、段差被覆性に
優れるジクロロシランによる成膜を行うことで、コンタ
クトホール内に出来るボイドを最小限に抑えながら高速
でシリコン膜を成膜することを可能にする。
可能なシリコン膜の形成手段を提供する。 【構成】先ずシラン、又はジシランとホスフィンを含む
第１のガス系で第１のポリシリコン膜４を成膜する。次
にジクロロシランとホスフィンを含む第２のガス系によ
って第１のポリシリコン膜４の上に第２のポリシリコン
膜５を成膜する。第１のポリシリコン膜４によってジク
ロロシランの選択成長性の問題を回避し、段差被覆性に
優れるジクロロシランによる成膜を行うことで、コンタ
クトホール内に出来るボイドを最小限に抑えながら高速
でシリコン膜を成膜することを可能にする。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にＣＶＤ法による高速でのシリコン膜（ポリシ
リコン膜又はアモルファスシリコン膜）の形成方法に関
する。
関し、特にＣＶＤ法による高速でのシリコン膜（ポリシ
リコン膜又はアモルファスシリコン膜）の形成方法に関
する。
【０００２】
【従来の技術】従来、バッチ式の減圧気相成長（ＬＰ−
ＣＶＤ）装置を用い、不純物として燐（Ｐ）を含むシリ
コン膜を１００〜１５０枚の半導体ウェハー（以下単に
ウェハーという）に一度に形成する場合は、シラン（Ｓ
ｉＨ4 ）とホスフィン（ＰＨ3）からなるガス系を用
い、圧力０．１〜１．０Ｔｏｒｒ，温度５００〜５８０
℃の条件で行っていた。ここで比較的低温で成膜してい
るのは、より高い温度で成膜するとバッチ内でシリコン
膜中に含まれる燐の濃度の均一性が悪化してしまうから
である。この為、成長速度は数ｎｍ／ｍｉｎ〜数十ｎｍ
／ｍｉｎと非常に遅くなる。これは、縦型の装置のスル
ープットが悪いという欠点を持つ半面、成長速度が遅い
ことで反応ガスが段部の隅々まで到達し、ほぼ１００％
の段差被覆性が得られるという利点もある。
ＣＶＤ）装置を用い、不純物として燐（Ｐ）を含むシリ
コン膜を１００〜１５０枚の半導体ウェハー（以下単に
ウェハーという）に一度に形成する場合は、シラン（Ｓ
ｉＨ4 ）とホスフィン（ＰＨ3）からなるガス系を用
い、圧力０．１〜１．０Ｔｏｒｒ，温度５００〜５８０
℃の条件で行っていた。ここで比較的低温で成膜してい
るのは、より高い温度で成膜するとバッチ内でシリコン
膜中に含まれる燐の濃度の均一性が悪化してしまうから
である。この為、成長速度は数ｎｍ／ｍｉｎ〜数十ｎｍ
／ｍｉｎと非常に遅くなる。これは、縦型の装置のスル
ープットが悪いという欠点を持つ半面、成長速度が遅い
ことで反応ガスが段部の隅々まで到達し、ほぼ１００％
の段差被覆性が得られるという利点もある。
【０００３】また近年半導体ウェハーの大口径化に伴
い、枚葉式ＬＰ−ＣＶＤ装置が出現してきた。枚葉式で
は、バッチ式と異なり、その名の通り一枚一枚処理する
ので、スループットを向上させるには、高温、高速度で
成膜して、一枚あたりの処理時間を短くする必要がある
が、バッチ方式のように、バッチ内の燐濃度均一性を気
にする必要がないので、バッチ式よりも高温、高速度で
成膜することが可能である。
い、枚葉式ＬＰ−ＣＶＤ装置が出現してきた。枚葉式で
は、バッチ式と異なり、その名の通り一枚一枚処理する
ので、スループットを向上させるには、高温、高速度で
成膜して、一枚あたりの処理時間を短くする必要がある
が、バッチ方式のように、バッチ内の燐濃度均一性を気
にする必要がないので、バッチ式よりも高温、高速度で
成膜することが可能である。
【０００４】
【発明が解決しようとする課題】しかし、従来のモノシ
ランやジシラン（Ｓｉ2 Ｈ6 ）を用いたガス系で、開孔
部を有する絶縁膜上に高い成長速度（例えば６５０℃で
１００ｎｍ／ｍｉｎ以上）の成膜を行なった場合、段差
被覆性が悪くなり、図３に示すように、層間絶縁膜２に
形成したビアホール等の埋め込み時にシリコン膜６Ａに
ボイド２が発生するという問題があった。ボイドは、エ
ッチバックによってプラグを形成する際、プラグ部分の
高抵抗化、接合リークの増大、信頼性の低下等により半
導体装置に悪影響を及ぼす。
ランやジシラン（Ｓｉ2 Ｈ6 ）を用いたガス系で、開孔
部を有する絶縁膜上に高い成長速度（例えば６５０℃で
１００ｎｍ／ｍｉｎ以上）の成膜を行なった場合、段差
被覆性が悪くなり、図３に示すように、層間絶縁膜２に
形成したビアホール等の埋め込み時にシリコン膜６Ａに
ボイド２が発生するという問題があった。ボイドは、エ
ッチバックによってプラグを形成する際、プラグ部分の
高抵抗化、接合リークの増大、信頼性の低下等により半
導体装置に悪影響を及ぼす。
【０００５】これに対して、比較的高速で成膜しても段
差被覆性に優れるシリコンソースガスとして、ジクロロ
シラン（ＳｉＨ2 Ｃｌ2 ）が知られている。これまで、
ジクロシランは、７００〜８００℃でシリコン基板への
エピタキシャル成長などに用いられてきたが、成長する
下地の材質に依存して選択的に成長する傾向があり、半
導体装置で絶縁材として通常用いられる酸化膜上には成
長しにくい性質を持っている。無理に酸化膜上に成膜し
ようとすると、図４に示すように、たまたま形成された
核を中心にシリコン膜６Ｂの成長が起こるので、不均一
な異常成長となり、配線等の形成の為の酸化膜上へのブ
ランケット状の成膜は困難であった。
差被覆性に優れるシリコンソースガスとして、ジクロロ
シラン（ＳｉＨ2 Ｃｌ2 ）が知られている。これまで、
ジクロシランは、７００〜８００℃でシリコン基板への
エピタキシャル成長などに用いられてきたが、成長する
下地の材質に依存して選択的に成長する傾向があり、半
導体装置で絶縁材として通常用いられる酸化膜上には成
長しにくい性質を持っている。無理に酸化膜上に成膜し
ようとすると、図４に示すように、たまたま形成された
核を中心にシリコン膜６Ｂの成長が起こるので、不均一
な異常成長となり、配線等の形成の為の酸化膜上へのブ
ランケット状の成膜は困難であった。
【０００６】本発明の目的は、段差被覆性に優れ、かつ
高速にシリコン膜の形成が可能な半導体装置の製造方法
を提供することにある。
高速にシリコン膜の形成が可能な半導体装置の製造方法
を提供することにある。
【０００７】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、モノシラン又はジシランを含む第１のガス系
を用いるＣＶＤ法により半導体基板上に第１のシリコン
膜を形成する工程と、ジクロロシランを含む第２のガス
系を用いるＣＶＤ法により前記第１のシリコン膜上に第
２のシリコン膜を形成する工程とを含むことを特徴とす
るものである。
造方法は、モノシラン又はジシランを含む第１のガス系
を用いるＣＶＤ法により半導体基板上に第１のシリコン
膜を形成する工程と、ジクロロシランを含む第２のガス
系を用いるＣＶＤ法により前記第１のシリコン膜上に第
２のシリコン膜を形成する工程とを含むことを特徴とす
るものである。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１（ａ）〜（ｃ）は本発明の一実施例を
説明する為の半導体チップの断面図であり、本発明を層
間絶縁膜に設けられたコンタクトホールの埋込みをポリ
シリコン膜で行った場合を示す。尚、成膜温度を低くす
ることによりアモルファスシリコン膜を形成することも
可能である。
て説明する。図１（ａ）〜（ｃ）は本発明の一実施例を
説明する為の半導体チップの断面図であり、本発明を層
間絶縁膜に設けられたコンタクトホールの埋込みをポリ
シリコン膜で行った場合を示す。尚、成膜温度を低くす
ることによりアモルファスシリコン膜を形成することも
可能である。
【０００９】まず図１（ａ）に示すように、拡散層等が
形成されたシリコン基板１上に酸化シリコン等からなる
厚さ１μｍの層間絶縁膜２を形成する。次でこの層間絶
縁膜２をパターニングし直径０．３μｍ，深さ１μｍの
コンタクトホール３を形成する。
形成されたシリコン基板１上に酸化シリコン等からなる
厚さ１μｍの層間絶縁膜２を形成する。次でこの層間絶
縁膜２をパターニングし直径０．３μｍ，深さ１μｍの
コンタクトホール３を形成する。
【００１０】次に図１（ｂ）に示すように、枚葉型のＬ
Ｐ−ＣＶＤ装置を用い第１のガス系として、シラン（又
はジシラン）１００〜５００ｓｃｃｍ，水素ベース１％
のホスフィン１０〜１００ｓｃｃｍ，成膜圧力５〜５０
Ｔｏｒｒ，温度６００℃の条件で第１のポリシリコン膜
４を膜厚１０〜５０ｎｍ成膜する。この時の成膜速度は
１０〜５０ｎｍ／ｍｉｎになるようにして比較的低速度
で成膜を行い、出来るだけオーバーハング形状にならな
いようにする。この第１のポリシリコン膜４は、次に成
膜する第２のポリシリコン膜５の下地となるものであ
る。この第１のポリシリコン膜４が必要な理由は、次の
ジクロロシランによる第２のポリシリコン膜５の成膜が
選択成長する性質があり、酸化膜上には成膜しにくい為
である。この第１のポリシリコン膜を設けることで、ジ
クロロシランによる酸化膜上へのブランケット状の成膜
が可能となる。
Ｐ−ＣＶＤ装置を用い第１のガス系として、シラン（又
はジシラン）１００〜５００ｓｃｃｍ，水素ベース１％
のホスフィン１０〜１００ｓｃｃｍ，成膜圧力５〜５０
Ｔｏｒｒ，温度６００℃の条件で第１のポリシリコン膜
４を膜厚１０〜５０ｎｍ成膜する。この時の成膜速度は
１０〜５０ｎｍ／ｍｉｎになるようにして比較的低速度
で成膜を行い、出来るだけオーバーハング形状にならな
いようにする。この第１のポリシリコン膜４は、次に成
膜する第２のポリシリコン膜５の下地となるものであ
る。この第１のポリシリコン膜４が必要な理由は、次の
ジクロロシランによる第２のポリシリコン膜５の成膜が
選択成長する性質があり、酸化膜上には成膜しにくい為
である。この第１のポリシリコン膜を設けることで、ジ
クロロシランによる酸化膜上へのブランケット状の成膜
が可能となる。
【００１１】次に図１（ｃ）に示すように、第２のガス
系としてジクロロシラン１００〜５００ｓｃｃｍ，水素
ベース１％のホスフィン１０〜１００ｓｃｃｍに切り替
え、同一反応室で成膜圧力５〜５０Ｔｏｒｒ，温度７０
０〜７５０℃で第２のポリシリコン膜５を約２００ｎｍ
の膜厚に成膜する。この時成膜速度は１００〜２００ｎ
ｍ／ｍｉｎになるようにする。
系としてジクロロシラン１００〜５００ｓｃｃｍ，水素
ベース１％のホスフィン１０〜１００ｓｃｃｍに切り替
え、同一反応室で成膜圧力５〜５０Ｔｏｒｒ，温度７０
０〜７５０℃で第２のポリシリコン膜５を約２００ｎｍ
の膜厚に成膜する。この時成膜速度は１００〜２００ｎ
ｍ／ｍｉｎになるようにする。
【００１２】図２は成長圧力１０Ｔｏｒｒ，水素ベース
１％のホスフィン流量２０ｓｃｃｍ，シラン（Ｓｉ
Ｈ4 ），ジシラン（Ｓｉ2 Ｈ6 ）及びジクロロシラン
（ＳｉＨ2Ｃｌ2 ）の流量を４００ｓｃｃｍに固定し、
成膜温度によって成膜速度を変化させた時の成膜速度
と、そのときの段差被覆性（１００％に近い程段差被覆
性がよいことを示している。）をシランによる成膜とジ
クロロシランによる成膜についてプロット、比較したも
のである。
１％のホスフィン流量２０ｓｃｃｍ，シラン（Ｓｉ
Ｈ4 ），ジシラン（Ｓｉ2 Ｈ6 ）及びジクロロシラン
（ＳｉＨ2Ｃｌ2 ）の流量を４００ｓｃｃｍに固定し、
成膜温度によって成膜速度を変化させた時の成膜速度
と、そのときの段差被覆性（１００％に近い程段差被覆
性がよいことを示している。）をシランによる成膜とジ
クロロシランによる成膜についてプロット、比較したも
のである。
【００１３】図２から分かるように、ジクロロシランに
よる成膜は同じ成長速度のシランによる成膜よりも段差
被覆性に優れるのでコンタクトホール内に出来るボイド
を最小限に抑えながら高速でポリシリコン膜を成膜する
ことが可能である。
よる成膜は同じ成長速度のシランによる成膜よりも段差
被覆性に優れるのでコンタクトホール内に出来るボイド
を最小限に抑えながら高速でポリシリコン膜を成膜する
ことが可能である。
【００１４】このように本実施例によれば、下地依存性
の少いガス系で第１のポリシリコン膜４を酸化膜上に形
成できる為、この上に第２のポリシリコン膜５を厚く形
成することにより、酸化膜上に配線等を形成すること
も、又溝や開孔部を段差被覆性良く埋込むことができ
る。
の少いガス系で第１のポリシリコン膜４を酸化膜上に形
成できる為、この上に第２のポリシリコン膜５を厚く形
成することにより、酸化膜上に配線等を形成すること
も、又溝や開孔部を段差被覆性良く埋込むことができ
る。
【００１５】尚、上記実施例では、同一反応室内で、ガ
ス系を切り替えて成膜を行っているが、反応室を複数設
け、第１のポリシリコン膜と、第２のポリシリコン膜を
別々の反応室で成膜しても良い。成膜する装置をこのよ
うな構成にすることで、全体のスループットを向上させ
ることが可能である。
ス系を切り替えて成膜を行っているが、反応室を複数設
け、第１のポリシリコン膜と、第２のポリシリコン膜を
別々の反応室で成膜しても良い。成膜する装置をこのよ
うな構成にすることで、全体のスループットを向上させ
ることが可能である。
【００１６】ただし、第１のポリシリコン膜を成膜後、
第２のポリシリコン膜を形成する反応室へのウェハーの
移動を真空中または、窒素雰囲気で行い、大気又は酸化
性の雰囲気に曝さないように行う必要がある。これは、
第１のポリシリコン膜を成膜後大気に曝すると第１のポ
リシリコン膜の表面に、自然酸化膜が形成され、第２の
ポリシリコン膜を均一に形成出来なくなってしまう為で
ある。
第２のポリシリコン膜を形成する反応室へのウェハーの
移動を真空中または、窒素雰囲気で行い、大気又は酸化
性の雰囲気に曝さないように行う必要がある。これは、
第１のポリシリコン膜を成膜後大気に曝すると第１のポ
リシリコン膜の表面に、自然酸化膜が形成され、第２の
ポリシリコン膜を均一に形成出来なくなってしまう為で
ある。
【００１７】又上記実施例では、不純物として５族元素
の燐をホスフィン（ＰＨ3 ）を用いて導入しているが、
アルシン（ＡｓＨ3 ）を用いてもよく、３族元素のジボ
ラン（Ｂ2 Ｈ6 ）でも良い。
の燐をホスフィン（ＰＨ3 ）を用いて導入しているが、
アルシン（ＡｓＨ3 ）を用いてもよく、３族元素のジボ
ラン（Ｂ2 Ｈ6 ）でも良い。
【００１８】
【発明の効果】以上説明したように本発明は、シリコン
膜の成膜を２段階に分け、第１の成膜ではシラン等下地
依存性の少ないガス系を用いて薄く成膜し、その後第２
の成膜で段差被覆性の良いジクロロシランを用いて行な
うことで、段差被覆性に優れたシリコン膜を高速に成長
させることができるという効果がある。
膜の成膜を２段階に分け、第１の成膜ではシラン等下地
依存性の少ないガス系を用いて薄く成膜し、その後第２
の成膜で段差被覆性の良いジクロロシランを用いて行な
うことで、段差被覆性に優れたシリコン膜を高速に成長
させることができるという効果がある。
【図１】本発明の一実施例を説明する為の半導体チップ
の断面図。
の断面図。
【図２】段差被覆性と成膜速度との関係を示す図。
【図３】従来例を説明する為の半導体チップの断面図。
【図４】他の従来例を説明する為の半導体チップの断面
図。
図。
１ シリコン基板 ２ 層間絶縁膜 ３ コンタクトホール ４ 第１のポリシリコン膜 ５ 第２のポリシリコン膜 ６Ａ，６Ｂ シリコン膜 ７ ボイド
Claims (3)
- 【請求項１】 モノシラン又はジシランを含む第１のガ
ス系を用いるＣＶＤ法により半導体基板上に第１のシリ
コン膜を形成する工程と、ジクロロシランを含む第２の
ガス系を用いるＣＶＤ法により前記第１のシリコン膜上
に第２のシリコン膜を形成する工程とを含むことを特徴
とする半導体装置の製造方法。 - 【請求項２】 同一の反応室中で第１のガス系と第２の
ガス系を切り替えて第１のシリコン膜と第２のシリコン
膜を形成する請求項１記載の半導体装置の製造方法。 - 【請求項３】 少くとも第２のガス系にはシリコン膜に
導入する不純物として３族又は５族の元素のガスを含む
請求項１又は請求項２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13397095A JP2685028B2 (ja) | 1995-05-31 | 1995-05-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13397095A JP2685028B2 (ja) | 1995-05-31 | 1995-05-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08330423A true JPH08330423A (ja) | 1996-12-13 |
| JP2685028B2 JP2685028B2 (ja) | 1997-12-03 |
Family
ID=15117341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13397095A Expired - Fee Related JP2685028B2 (ja) | 1995-05-31 | 1995-05-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2685028B2 (ja) |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030001642A (ko) * | 2001-06-25 | 2003-01-08 | 주식회사 하이닉스반도체 | 반도체소자의 콘택플러그 형성방법 |
| KR100367397B1 (ko) * | 1998-12-30 | 2003-03-03 | 주식회사 하이닉스반도체 | 반도체장치의콘택형성방법 |
| KR100414564B1 (ko) * | 2001-06-29 | 2004-01-07 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 플러그 형성 방법 |
| KR100446316B1 (ko) * | 2002-03-30 | 2004-09-01 | 주식회사 하이닉스반도체 | 반도체장치의 콘택플러그 형성 방법 |
| JP2008041942A (ja) * | 2006-08-07 | 2008-02-21 | Denso Corp | 半導体基板およびその製造方法 |
| KR20110094689A (ko) * | 2010-02-17 | 2011-08-24 | 삼성전자주식회사 | 콘택 플러그를 구비한 반도체 소자 및 그 제조 방법 |
| CN102254807A (zh) * | 2010-05-20 | 2011-11-23 | 东京毅力科创株式会社 | 硅膜的形成方法及其形成装置 |
| JP2012109537A (ja) * | 2010-10-29 | 2012-06-07 | Tokyo Electron Ltd | 成膜装置 |
| JP2012147018A (ja) * | 2010-04-27 | 2012-08-02 | Tokyo Electron Ltd | 成膜装置 |
| JP2013033933A (ja) * | 2011-06-30 | 2013-02-14 | Tokyo Electron Ltd | シリコン膜の形成方法およびその形成装置 |
| JP2014168069A (ja) * | 2014-03-28 | 2014-09-11 | Tokyo Electron Ltd | アモルファスシリコン膜の成膜方法および成膜装置 |
| JP2014197685A (ja) * | 2010-10-29 | 2014-10-16 | 東京エレクトロン株式会社 | 凹状部分を有した被処理体上へのシリコン膜の成膜方法 |
| US8956947B2 (en) | 2005-10-06 | 2015-02-17 | Sumco Corporation | Method for manufacturing semiconductor substrate |
| JP2015092630A (ja) * | 2010-05-20 | 2015-05-14 | 東京エレクトロン株式会社 | シリコン膜の形成方法およびその形成装置 |
| JP2015146430A (ja) * | 2015-03-04 | 2015-08-13 | 東京エレクトロン株式会社 | アモルファスシリコン膜の成膜方法および成膜装置 |
| JP2017112382A (ja) * | 2011-04-04 | 2017-06-22 | オクメティック オーユーイー | １層以上の多結晶シリコン層を基材に堆積する方法 |
-
1995
- 1995-05-31 JP JP13397095A patent/JP2685028B2/ja not_active Expired - Fee Related
Cited By (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100367397B1 (ko) * | 1998-12-30 | 2003-03-03 | 주식회사 하이닉스반도체 | 반도체장치의콘택형성방법 |
| KR20030001642A (ko) * | 2001-06-25 | 2003-01-08 | 주식회사 하이닉스반도체 | 반도체소자의 콘택플러그 형성방법 |
| KR100414564B1 (ko) * | 2001-06-29 | 2004-01-07 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 플러그 형성 방법 |
| KR100446316B1 (ko) * | 2002-03-30 | 2004-09-01 | 주식회사 하이닉스반도체 | 반도체장치의 콘택플러그 형성 방법 |
| US9034721B2 (en) | 2005-10-06 | 2015-05-19 | Sumco Corporation | Method for manufacturing semiconductor substrate |
| US8956947B2 (en) | 2005-10-06 | 2015-02-17 | Sumco Corporation | Method for manufacturing semiconductor substrate |
| JP2008041942A (ja) * | 2006-08-07 | 2008-02-21 | Denso Corp | 半導体基板およびその製造方法 |
| KR20110094689A (ko) * | 2010-02-17 | 2011-08-24 | 삼성전자주식회사 | 콘택 플러그를 구비한 반도체 소자 및 그 제조 방법 |
| US8928152B2 (en) | 2010-02-17 | 2015-01-06 | Samsung Electronics Co., Ltd. | Semiconductor device including contact plug and method of manufacturing the same |
| US8697570B2 (en) | 2010-02-17 | 2014-04-15 | Samsung Electronics Co., Ltd. | Semiconductor device including contact plug and method of manufacturing the same |
| JP2012147016A (ja) * | 2010-04-27 | 2012-08-02 | Tokyo Electron Ltd | アモルファスシリコン膜の成膜方法および成膜装置 |
| JP2012147017A (ja) * | 2010-04-27 | 2012-08-02 | Tokyo Electron Ltd | 成膜装置 |
| JP2012147018A (ja) * | 2010-04-27 | 2012-08-02 | Tokyo Electron Ltd | 成膜装置 |
| JP2014222777A (ja) * | 2010-04-27 | 2014-11-27 | 東京エレクトロン株式会社 | アモルファスシリコン膜の成膜方法および成膜装置 |
| JP2015092630A (ja) * | 2010-05-20 | 2015-05-14 | 東京エレクトロン株式会社 | シリコン膜の形成方法およびその形成装置 |
| CN102254807A (zh) * | 2010-05-20 | 2011-11-23 | 东京毅力科创株式会社 | 硅膜的形成方法及其形成装置 |
| JP2014197685A (ja) * | 2010-10-29 | 2014-10-16 | 東京エレクトロン株式会社 | 凹状部分を有した被処理体上へのシリコン膜の成膜方法 |
| CN102543795A (zh) * | 2010-10-29 | 2012-07-04 | 东京毅力科创株式会社 | 成膜装置 |
| JP2012109537A (ja) * | 2010-10-29 | 2012-06-07 | Tokyo Electron Ltd | 成膜装置 |
| JP2017112382A (ja) * | 2011-04-04 | 2017-06-22 | オクメティック オーユーイー | １層以上の多結晶シリコン層を基材に堆積する方法 |
| JP2013033933A (ja) * | 2011-06-30 | 2013-02-14 | Tokyo Electron Ltd | シリコン膜の形成方法およびその形成装置 |
| JP2014168069A (ja) * | 2014-03-28 | 2014-09-11 | Tokyo Electron Ltd | アモルファスシリコン膜の成膜方法および成膜装置 |
| JP2015146430A (ja) * | 2015-03-04 | 2015-08-13 | 東京エレクトロン株式会社 | アモルファスシリコン膜の成膜方法および成膜装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2685028B2 (ja) | 1997-12-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2685028B2 (ja) | 半導体装置の製造方法 | |
| KR100373853B1 (ko) | 반도체소자의 선택적 에피택시얼 성장 방법 | |
| JPH04150017A (ja) | 半導体装置の製造方法 | |
| CA1208805A (en) | Vertically isolated complementary transistors | |
| JPH04348557A (ja) | 半導体装置の製造方法 | |
| JPH05259297A (ja) | 半導体素子の製造方法 | |
| CN111194361A (zh) | 用于金属沉积的作为成核层的保形的掺杂的非晶硅 | |
| US6660664B1 (en) | Structure and method for formation of a blocked silicide resistor | |
| US6368946B1 (en) | Manufacture of a semiconductor device with an epitaxial semiconductor zone | |
| JPH1041321A (ja) | バイポーラトランジスタの製造方法 | |
| US8158495B2 (en) | Process for forming a silicon-based single-crystal portion | |
| JPH11260734A (ja) | 半導体装置の製造方法 | |
| US20230134285A1 (en) | Method for manufacturing semiconductor device and same | |
| JP3018408B2 (ja) | 半導体装置の製造方法 | |
| JP3206943B2 (ja) | Ｓｏｉ基板の製法および半導体装置 | |
| JPH04177825A (ja) | エピタキシャル成長方法及び化学気相成長装置 | |
| US6177345B1 (en) | Method of silicide film formation onto a semiconductor substrate | |
| JPS6298747A (ja) | 半導体装置の製造方法 | |
| JPH06132281A (ja) | 酸化シリコン膜の製造方法 | |
| JPH08227994A (ja) | 半導体装置の製造方法 | |
| JP2002270606A (ja) | 半導体装置の製造方法および半導体装置 | |
| US7326438B2 (en) | Method for depositing nitride film using chemical vapor deposition apparatus of single chamber type | |
| JPH0583173B2 (ja) | ||
| JP3068522B2 (ja) | 半導体装置の製造方法 | |
| KR100494127B1 (ko) | 반도체소자의 플러그 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970715 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |