JPH05259297A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- H01L21/321—After treatment
- H01L21/3211—Nitridation of silicon-containing layers
Abstract
(57)【要約】
【目的】 本発明は、半導体素子における層間絶縁膜、
それが特にO3 TEOS酸化膜である場合の形成方法に
関するもので、その絶縁膜を形成する際、下地の層の影
響を受けて異常成長するような問題点を解消することを
目的とするものである。 【構成】 前記目的達成のため本発明は、前記絶縁膜3
を形成する前に、その下地として窒素を含む層5あるい
は6を形成しておくようにしたものである。
それが特にO3 TEOS酸化膜である場合の形成方法に
関するもので、その絶縁膜を形成する際、下地の層の影
響を受けて異常成長するような問題点を解消することを
目的とするものである。 【構成】 前記目的達成のため本発明は、前記絶縁膜3
を形成する前に、その下地として窒素を含む層5あるい
は6を形成しておくようにしたものである。
Description
【0001】
【産業上の利用分野】この発明は、半導体素子における
層間絶縁膜の形成方法に関するものであり、特に該絶縁
膜がO3 TEOS酸化膜である場合、その下地の層に影
響されることを解消する方法を提供するものである。
層間絶縁膜の形成方法に関するものであり、特に該絶縁
膜がO3 TEOS酸化膜である場合、その下地の層に影
響されることを解消する方法を提供するものである。
【0002】
【従来の技術】図3は、従来の半導体素子の製造方法に
おける層間絶縁膜の形成工程の一例を示すものである。
この図において、11はシリコン基板、12はポリシリ
コンゲート電極、13はO3 (オゾン)とTEOS(テ
トラ・エチロソ・シリケート)を用いた常圧CVDシリ
コン酸化膜(以下O3 TEOS NSGと呼ぶ)即ち層
間絶縁膜、14は上層配線である。
おける層間絶縁膜の形成工程の一例を示すものである。
この図において、11はシリコン基板、12はポリシリ
コンゲート電極、13はO3 (オゾン)とTEOS(テ
トラ・エチロソ・シリケート)を用いた常圧CVDシリ
コン酸化膜(以下O3 TEOS NSGと呼ぶ)即ち層
間絶縁膜、14は上層配線である。
【0003】製造方法は図3(a)に示すように、シリ
コン基板11上に、ポリシリコンゲート電極を形成し、
続いてO3 TEOS NSG13を堆積させる。このと
きO3 TEOS NSG13は段差被覆性のよい高O3
濃度(75g/m3以上)の成膜条件を用いる。次に、そ
の上に上層配線14を形成する。
コン基板11上に、ポリシリコンゲート電極を形成し、
続いてO3 TEOS NSG13を堆積させる。このと
きO3 TEOS NSG13は段差被覆性のよい高O3
濃度(75g/m3以上)の成膜条件を用いる。次に、そ
の上に上層配線14を形成する。
【0004】
【発明が解決しようとする課題】しかしながら以上述べ
た従来技術においては、高O3 濃度条件のO3 TEOS
NSGは、下地依存性が大きく、下地によっては異常成
長が起って表面荒れが発生してしまい、 (1)上層配線14のカバレージに影響する、(2)ホ
トリソグラフィ(以下ホトリソと略す)工程における微
細化の阻害要因となる、といった問題点がある。
た従来技術においては、高O3 濃度条件のO3 TEOS
NSGは、下地依存性が大きく、下地によっては異常成
長が起って表面荒れが発生してしまい、 (1)上層配線14のカバレージに影響する、(2)ホ
トリソグラフィ(以下ホトリソと略す)工程における微
細化の阻害要因となる、といった問題点がある。
【0005】また、O3 TEOS NSGを下地依存性
の小さい低O3 濃度で堆積させた場合、図3(b)に示
すように、十分な段差被覆性がえられず、 (3)上層配線14が段差部で断線しやすい、(4)ホ
トリソ工程における焦点深度の差が大きくなる、(5)
低O3 濃度条件では膜中不純物量が多い、といった問題
点があり、十分な層間絶縁膜を得ることが出来なかっ
た。
の小さい低O3 濃度で堆積させた場合、図3(b)に示
すように、十分な段差被覆性がえられず、 (3)上層配線14が段差部で断線しやすい、(4)ホ
トリソ工程における焦点深度の差が大きくなる、(5)
低O3 濃度条件では膜中不純物量が多い、といった問題
点があり、十分な層間絶縁膜を得ることが出来なかっ
た。
【0006】この発明は、以上述べたO3 TEOS N
SGを用いた層間絶縁膜の形成において、段差被覆形状
のよい高O3 濃度条件では下地依存性が大きく表面あれ
が起ってしまい、また下地依存性の小さい低O3 濃度条
件では段差被覆性が十分でなく、満足が形状が得られな
いという問題点を解決するために、高O3 濃度条件を用
いても下地依存性が現れないように、O3 TEOS N
SGの形成前に、下地表面処理を施して下層膜を形成す
ることによって、段差被覆性に優れたO3 TEOS N
SGの形成方法を提供することを目的としている。
SGを用いた層間絶縁膜の形成において、段差被覆形状
のよい高O3 濃度条件では下地依存性が大きく表面あれ
が起ってしまい、また下地依存性の小さい低O3 濃度条
件では段差被覆性が十分でなく、満足が形状が得られな
いという問題点を解決するために、高O3 濃度条件を用
いても下地依存性が現れないように、O3 TEOS N
SGの形成前に、下地表面処理を施して下層膜を形成す
ることによって、段差被覆性に優れたO3 TEOS N
SGの形成方法を提供することを目的としている。
【0007】
【課題を解決するための手段】この発明は前記目的のた
め、層間絶縁膜としてO3 TEOS NSGを形成する
際に、段差被覆性はいいが下地依存性の大きい高O3 濃
度条件を用いても、下地の影響を受けないようにするた
めに、O3 TEOS NSGの形成前に、 (1)下地に窒素(N)原子を導入するか、(2)下層
として窒素原子を含む絶縁膜を形成するようにしたもの
である。
め、層間絶縁膜としてO3 TEOS NSGを形成する
際に、段差被覆性はいいが下地依存性の大きい高O3 濃
度条件を用いても、下地の影響を受けないようにするた
めに、O3 TEOS NSGの形成前に、 (1)下地に窒素(N)原子を導入するか、(2)下層
として窒素原子を含む絶縁膜を形成するようにしたもの
である。
【0008】
【作用】前述したように、この発明によれば層間絶縁膜
としてO3 TEOS NSGを形成する前に、下地表面
にN原子を導入するあるいはN原子を含んだ絶縁膜層を
形成するといった処理を施すので、その後高O3 濃度条
件でO3 TEOS NSGを形成したときに、下地依存
性が解消されて、表面あれが起こることなく、段差被覆
性に優れた層間絶縁膜を形成できる。
としてO3 TEOS NSGを形成する前に、下地表面
にN原子を導入するあるいはN原子を含んだ絶縁膜層を
形成するといった処理を施すので、その後高O3 濃度条
件でO3 TEOS NSGを形成したときに、下地依存
性が解消されて、表面あれが起こることなく、段差被覆
性に優れた層間絶縁膜を形成できる。
【0009】
【実施例】図1および図2に本発明の実施例を示す。こ
の図において、1はシリコン基板、2はポリシリコンゲ
ート電極、3はO3 とTEOSを用いた常圧CVDシリ
コン酸化膜(以下O3 TEOS NSGと呼ぶ)、4は
上層配線、5は窒素原子を導入した下地、6は窒素原子
を含んだ下層である。以下この図を用いて説明する。
の図において、1はシリコン基板、2はポリシリコンゲ
ート電極、3はO3 とTEOSを用いた常圧CVDシリ
コン酸化膜(以下O3 TEOS NSGと呼ぶ)、4は
上層配線、5は窒素原子を導入した下地、6は窒素原子
を含んだ下層である。以下この図を用いて説明する。
【0010】従来技術と同様に、ポリシリコンゲート電
極2まで形成したのが図1(a)である。その後、図1
(b)に示すようにO3 TEOS NSG3(図2
(e)(f)参照)の下地5に窒素原子を導入する。そ
の方法としては、 (1)NH3 ,N2 などのプラズマ放電に曝すか (2)NH3 ,N2 などを用いてイオンインプランテー
ション(イオン注入) を施す。
極2まで形成したのが図1(a)である。その後、図1
(b)に示すようにO3 TEOS NSG3(図2
(e)(f)参照)の下地5に窒素原子を導入する。そ
の方法としては、 (1)NH3 ,N2 などのプラズマ放電に曝すか (2)NH3 ,N2 などを用いてイオンインプランテー
ション(イオン注入) を施す。
【0011】あるいは、図1(c)に示すように、O3
TEOS NSG3の下層として窒素原子を含む絶縁膜
6を形成する。方法としては以下のようなものがある。
TEOS NSG3の下層として窒素原子を含む絶縁膜
6を形成する。方法としては以下のようなものがある。
【0012】(3)LP−CVD(減圧化学的気相成
長)法にて、 (3)−1 成生ガスとしてSiH4 /NH3 あるいは
SiH2 Cl2 /NH3 などを用いてSi3 N4 膜を形
成する。
長)法にて、 (3)−1 成生ガスとしてSiH4 /NH3 あるいは
SiH2 Cl2 /NH3 などを用いてSi3 N4 膜を形
成する。
【0013】(3)−2 成生ガスとしてSiH4 /N
H3 /N2 OあるいはSiH2 Cl2 /NH3 /N2 O
などを用いてSiON膜を形成する。
H3 /N2 OあるいはSiH2 Cl2 /NH3 /N2 O
などを用いてSiON膜を形成する。
【0014】(4)プラズマCVD法にて、 (4)−1 成生ガスとしてSiH4 /NH3 /N2 あ
るいはSiH4 /N2 などを用いてプラズマSiN膜を
形成する。
るいはSiH4 /N2 などを用いてプラズマSiN膜を
形成する。
【0015】(4)−2 成生ガスとして、SiH4 /
NH3 /N2 Oなどを用いてプラズマSiON膜を形成
する。
NH3 /N2 Oなどを用いてプラズマSiON膜を形成
する。
【0016】また、図1(d)に示すようにO3 TEO
S NSG3の下層6としてシリコン酸化膜を形成した
後に、窒素原子をその下層膜6表面に導入する。方法を
以下に示す。
S NSG3の下層6としてシリコン酸化膜を形成した
後に、窒素原子をその下層膜6表面に導入する。方法を
以下に示す。
【0017】(5)常圧CVDシリコン酸化膜を形成し
た後に、 (5)−1 NH3 ,N2 などのプラズマ放電に曝すか (5)−2 NH3 ,N2 などを用いてイオンインプラ
を施す。
た後に、 (5)−1 NH3 ,N2 などのプラズマ放電に曝すか (5)−2 NH3 ,N2 などを用いてイオンインプラ
を施す。
【0018】(6)SiH4 /N2 OあるいはTEOS
/O2 を用いたプラズマCVDシリコン酸化膜を形成し
た後に、 (6)−1 NH3 ,N2 などのプラズマ放電に曝すか (6)−2 NH3 ,N2 などを用いてイオンインプラ
を施す。
/O2 を用いたプラズマCVDシリコン酸化膜を形成し
た後に、 (6)−1 NH3 ,N2 などのプラズマ放電に曝すか (6)−2 NH3 ,N2 などを用いてイオンインプラ
を施す。
【0019】その後、高O3 濃度条件でO3 TEOS
NSG3を堆積させると図2(e)のようになる。続い
て上層配線4を従来技術と同様に形成すると図2(f)
のようになる。
NSG3を堆積させると図2(e)のようになる。続い
て上層配線4を従来技術と同様に形成すると図2(f)
のようになる。
【0020】以上説明したように、本実施例はO3 TE
OS NSG3の下地層に窒素原子を導入するようにし
たので、その下地膜の表面が滑らかになる(表面の核が
ち密になるためと考えられる)ので、異常成長などが生
じない。即ち、O3 TEOSNSGの下地膜依存性が低
減される。
OS NSG3の下地層に窒素原子を導入するようにし
たので、その下地膜の表面が滑らかになる(表面の核が
ち密になるためと考えられる)ので、異常成長などが生
じない。即ち、O3 TEOSNSGの下地膜依存性が低
減される。
【0021】なお、本実施例においてはポリシリコンゲ
ート電極上の層間絶縁膜における例を示したが、本発明
は、他工程におけるO3 TEOS NSGを用いた層間
絶縁膜においても同様の効果を得られることは明白であ
り、各工程に最も適した方法を採用すれば良い。
ート電極上の層間絶縁膜における例を示したが、本発明
は、他工程におけるO3 TEOS NSGを用いた層間
絶縁膜においても同様の効果を得られることは明白であ
り、各工程に最も適した方法を採用すれば良い。
【0022】なお、前述した各方法は、O3 TEOS
NSGを形成する際の下地依存性が解消されるだけでな
く、以下に示すような作用効果もある。
NSGを形成する際の下地依存性が解消されるだけでな
く、以下に示すような作用効果もある。
【0023】(1),(2)は、半導体素子が不必要な
熱処理を受けることなく、絶縁膜が厚膜化せず、また、
工程も比較的容易である。
熱処理を受けることなく、絶縁膜が厚膜化せず、また、
工程も比較的容易である。
【0024】(3)は、N原子含有絶縁膜として十分な
性能が期待でき、半導体素子がプラズマやインプランテ
ーションでダメージを受けることがなく、またスループ
ットも高い。
性能が期待でき、半導体素子がプラズマやインプランテ
ーションでダメージを受けることがなく、またスループ
ットも高い。
【0025】(4)は、十分な性能のN含有膜が期待で
き、また不必要な熱処理も少ない。
き、また不必要な熱処理も少ない。
【0026】(5),(6)は、インプランテーション
等のダメージを受けることなく、また不必要な熱処理も
少ない。
等のダメージを受けることなく、また不必要な熱処理も
少ない。
【0027】加うるに(3)〜(5)は、下層膜を形成
するため、段差スリット部におけるO3 TEOS NS
Gの段差被覆性がさらに向上する。
するため、段差スリット部におけるO3 TEOS NS
Gの段差被覆性がさらに向上する。
【0028】従って、それぞれ特徴があり、その前後の
工程を考慮した上で適切な方法を選択すればよい。
工程を考慮した上で適切な方法を選択すればよい。
【0029】
【発明の効果】以上説明したように、この発明によれば
層間絶縁膜としてO3 TEOS NSGを形成する前
に、下地表面にN原子を導入するかN原子を含んだ絶縁
膜層を形成する、あるいはまたN原子を含まない絶縁膜
層を形成した後に表面にN原子を導入するといった処理
を施すので、その後高O3 濃度条件でO3 TEOS N
SGを形成したときに、下地依存性が解消されて、表面
あれが起こることなく、段差被覆性に優れた層間絶縁膜
を形成できるといった効果が期待できる。
層間絶縁膜としてO3 TEOS NSGを形成する前
に、下地表面にN原子を導入するかN原子を含んだ絶縁
膜層を形成する、あるいはまたN原子を含まない絶縁膜
層を形成した後に表面にN原子を導入するといった処理
を施すので、その後高O3 濃度条件でO3 TEOS N
SGを形成したときに、下地依存性が解消されて、表面
あれが起こることなく、段差被覆性に優れた層間絶縁膜
を形成できるといった効果が期待できる。
【図1】本発明の実施例(その1)
【図2】本発明の実施例(その2)
【図3】従来例
1 シリコン基板 2 ゲート電極 3 O3 TEOS NSG 4 上層配線 5,6 窒素原子導入下地
Claims (2)
- 【請求項1】 半導体素子における層間絶縁膜を形成す
る際、該層間絶縁膜形成の前に、該層間絶縁膜の下地と
なる層に窒素原子を導入するか、あるいは窒素原子を含
む絶縁膜を形成しておくことを特徴とする半導体素子の
製造方法。 - 【請求項2】 前記層間絶縁膜をO3 TEOS酸化膜と
することを特徴とする請求項1記載の半導体素子の製造
方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4050745A JPH05259297A (ja) | 1992-03-09 | 1992-03-09 | 半導体素子の製造方法 |
US08/026,291 US5424253A (en) | 1992-03-09 | 1993-03-04 | Method for manufacturing an inter-layer insulating film |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4050745A JPH05259297A (ja) | 1992-03-09 | 1992-03-09 | 半導体素子の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05259297A true JPH05259297A (ja) | 1993-10-08 |
Family
ID=12867381
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4050745A Pending JPH05259297A (ja) | 1992-03-09 | 1992-03-09 | 半導体素子の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5424253A (ja) |
JP (1) | JPH05259297A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR19990012398A (ko) * | 1997-07-29 | 1999-02-25 | 윤종용 | 비트라인 쉬프트 방지를 위한 층간절연막 형성방법 |
US6236105B1 (en) | 1996-10-09 | 2001-05-22 | Nec Corporation | Semiconductor device with improved planarity achieved through interlayer films with varying ozone concentrations |
US6255230B1 (en) | 1999-06-04 | 2001-07-03 | Canon Sales Co., Inc. | Method for modifying a film forming surface of a substrate on which a film is to be formed, and method for manufacturing a semiconductor device using the same |
US6633082B1 (en) | 1997-05-30 | 2003-10-14 | Nec Corporation | Semiconductor device and method for manufacturing the semiconductor device |
US6900144B2 (en) | 2000-03-31 | 2005-05-31 | Canon Sales Co., Inc. | Film-forming surface reforming method and semiconductor device manufacturing method |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5525550A (en) * | 1991-05-21 | 1996-06-11 | Fujitsu Limited | Process for forming thin films by plasma CVD for use in the production of semiconductor devices |
US5563104A (en) * | 1995-06-23 | 1996-10-08 | Taiwan Semiconductor Manufacturing Company Ltd. | Reduction of pattern sensitivity in ozone-teos deposition via a two-step (low and high temperature) process |
US5674783A (en) * | 1996-04-01 | 1997-10-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for improving the chemical-mechanical polish (CMP) uniformity of insulator layers |
JP3220645B2 (ja) | 1996-09-06 | 2001-10-22 | 富士通株式会社 | 半導体装置の製造方法 |
US5849635A (en) * | 1996-07-11 | 1998-12-15 | Micron Technology, Inc. | Semiconductor processing method of forming an insulating dielectric layer and a contact opening therein |
EP0820095A3 (en) * | 1996-07-19 | 1999-01-27 | Sony Corporation | Method of forming an interlayer film |
US6156597A (en) * | 1998-06-09 | 2000-12-05 | Promos Technologies, Inc. | Additional buffer layer for eliminating ozone/tetraethylorthosilicate sensitivity on an arbitrary trench structure |
JP4364438B2 (ja) * | 1998-07-10 | 2009-11-18 | アプライド マテリアルズ インコーポレイテッド | 高膜品質で水素含有量の低い窒化ケイ素を堆積するプラズマプロセス |
JP3559026B2 (ja) * | 2001-08-24 | 2004-08-25 | キヤノン販売株式会社 | 半導体装置の製造方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5776866A (en) * | 1980-10-31 | 1982-05-14 | Fujitsu Ltd | Manufacture of semiconductor device |
US4762728A (en) * | 1985-04-09 | 1988-08-09 | Fairchild Semiconductor Corporation | Low temperature plasma nitridation process and applications of nitride films formed thereby |
JPS6247135A (ja) * | 1985-08-26 | 1987-02-28 | Sony Corp | 半導体装置の製造方法 |
US4872947A (en) * | 1986-12-19 | 1989-10-10 | Applied Materials, Inc. | CVD of silicon oxide using TEOS decomposition and in-situ planarization process |
-
1992
- 1992-03-09 JP JP4050745A patent/JPH05259297A/ja active Pending
-
1993
- 1993-03-04 US US08/026,291 patent/US5424253A/en not_active Expired - Lifetime
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6236105B1 (en) | 1996-10-09 | 2001-05-22 | Nec Corporation | Semiconductor device with improved planarity achieved through interlayer films with varying ozone concentrations |
US6633082B1 (en) | 1997-05-30 | 2003-10-14 | Nec Corporation | Semiconductor device and method for manufacturing the semiconductor device |
KR19990012398A (ko) * | 1997-07-29 | 1999-02-25 | 윤종용 | 비트라인 쉬프트 방지를 위한 층간절연막 형성방법 |
US6255230B1 (en) | 1999-06-04 | 2001-07-03 | Canon Sales Co., Inc. | Method for modifying a film forming surface of a substrate on which a film is to be formed, and method for manufacturing a semiconductor device using the same |
US6900144B2 (en) | 2000-03-31 | 2005-05-31 | Canon Sales Co., Inc. | Film-forming surface reforming method and semiconductor device manufacturing method |
Also Published As
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