JPH05175456A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH05175456A JPH05175456A JP3354316A JP35431691A JPH05175456A JP H05175456 A JPH05175456 A JP H05175456A JP 3354316 A JP3354316 A JP 3354316A JP 35431691 A JP35431691 A JP 35431691A JP H05175456 A JPH05175456 A JP H05175456A
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 キャパシタ容量の増加とスループットの向上
と所望の膜厚の下部電極の形成を可能とするとともに、
高品質なキャパシタ下部電極膜を形成できる半導体素子
の製造方法を提供することを目的とする。 【構成】 シリコン基板１上に酸化膜２を介してポリシ
リコン膜３またはアモルファスシリコン膜を形成し、同
一チャンバ内に酸素を導入して、酸化膜４を形成し、ポ
リシリコン膜３またはアモルファスシリコン膜の表面に
自然酸化膜程度の酸化膜を形成後、この酸化膜上の表面
に凹凸を有する粗面ポリシリコン膜６を形成し、この粗
面ポリシリコン膜６とポリシリコン膜３またはアモルフ
ァスシリコン膜とにより、キャパシタ下部電極とするよ
うにしたものである。
と所望の膜厚の下部電極の形成を可能とするとともに、
高品質なキャパシタ下部電極膜を形成できる半導体素子
の製造方法を提供することを目的とする。 【構成】 シリコン基板１上に酸化膜２を介してポリシ
リコン膜３またはアモルファスシリコン膜を形成し、同
一チャンバ内に酸素を導入して、酸化膜４を形成し、ポ
リシリコン膜３またはアモルファスシリコン膜の表面に
自然酸化膜程度の酸化膜を形成後、この酸化膜上の表面
に凹凸を有する粗面ポリシリコン膜６を形成し、この粗
面ポリシリコン膜６とポリシリコン膜３またはアモルフ
ァスシリコン膜とにより、キャパシタ下部電極とするよ
うにしたものである。
Description
【０００１】
【産業上の利用分野】この発明は、ＤＲＡＭ（Dynamic
Random Accesa Memory）のキャパシタ容量増加が期待で
きる半導体素子の製造方法に関するものである。
Random Accesa Memory）のキャパシタ容量増加が期待で
きる半導体素子の製造方法に関するものである。
【０００２】
【従来の技術】表面に凹凸を有する粗面ポリシリコン膜
をＤＲＡＭのキャパシタ下部電極に使用することによ
り、キャパシタ表面積が増加して、通常のポリシリコン
膜を使用したときに比較して約２．５倍の容量が得られ
る。
をＤＲＡＭのキャパシタ下部電極に使用することによ
り、キャパシタ表面積が増加して、通常のポリシリコン
膜を使用したときに比較して約２．５倍の容量が得られ
る。
【０００３】また、隙間のないポリシリコン上に粗面ポ
リシリコン膜を形成することにより、キャパシタ電極と
しての抵抗および周波数特性を改善することができる。
リシリコン膜を形成することにより、キャパシタ電極と
しての抵抗および周波数特性を改善することができる。
【０００４】
【発明が解決しようとする課題】しかしながら、表面に
凹凸を有する粗面ポリシリコン膜は結晶粒が点在するた
め、膜として隙間のある粗な膜である。したがって、後
洗浄のＨＦ処理により、この隙間より、ＨＦが侵入し、
粗面ポリシリコン膜下の下地酸化膜がエッチングされ、
粗面ポリシリコン膜が剥がれてしまうという問題があっ
た。
凹凸を有する粗面ポリシリコン膜は結晶粒が点在するた
め、膜として隙間のある粗な膜である。したがって、後
洗浄のＨＦ処理により、この隙間より、ＨＦが侵入し、
粗面ポリシリコン膜下の下地酸化膜がエッチングされ、
粗面ポリシリコン膜が剥がれてしまうという問題があっ
た。
【０００５】この対策として、減圧ＣＶＤ法にて同一チ
ャンバ内で連続的に膜として隙間のないアモルファスシ
リコン膜あるいはポリシリコン膜を成膜後、粗面ポリシ
リコン膜を成膜すると、上層膜にあたる粗面ポリシリコ
ン膜が下層膜に当たるアモルファスシリコン膜あるいは
ポリシリコン膜の結晶性の影響を受け、十分に凹凸のあ
る粗面ポリシリコン膜が成膜出来ができない。したがっ
て、キャパシタの容量増加が十分に行えない。
ャンバ内で連続的に膜として隙間のないアモルファスシ
リコン膜あるいはポリシリコン膜を成膜後、粗面ポリシ
リコン膜を成膜すると、上層膜にあたる粗面ポリシリコ
ン膜が下層膜に当たるアモルファスシリコン膜あるいは
ポリシリコン膜の結晶性の影響を受け、十分に凹凸のあ
る粗面ポリシリコン膜が成膜出来ができない。したがっ
て、キャパシタの容量増加が十分に行えない。
【０００６】また、減圧ＣＶＤ法にて、膜として、隙間
のないポリシリコン膜あるいは、アモルファスシリコン
膜を成膜し、一度チャンバから取り出し、次に、この上
に凹凸のある粗面ポリシリコン膜を成膜することによ
り、隙間もなく、表面の凹凸の大きいキャパシタ電極を
形成することができる。
のないポリシリコン膜あるいは、アモルファスシリコン
膜を成膜し、一度チャンバから取り出し、次に、この上
に凹凸のある粗面ポリシリコン膜を成膜することによ
り、隙間もなく、表面の凹凸の大きいキャパシタ電極を
形成することができる。
【０００７】しかし、この方法では、一度チャンバから
取り出し、二度成膜しなければならないので、スループ
ットが悪くなる。
取り出し、二度成膜しなければならないので、スループ
ットが悪くなる。
【０００８】この発明は前記従来技術が持っている問題
点のうち、ＨＦ洗浄による下地酸化膜が剥離するという
点と、スループットが悪くなる点について解決した半導
体素子の製造方法を提供するものである。
点のうち、ＨＦ洗浄による下地酸化膜が剥離するという
点と、スループットが悪くなる点について解決した半導
体素子の製造方法を提供するものである。
【０００９】
【課題を解決するための手段】この発明は前記問題点を
解決するために、半導体素子の製造方法において、シリ
コン基板上に酸化膜を形成した後に隙間のない密なポリ
シリコン膜またはアモルファスシリコン酸化膜を堆積し
てキャパシタ下部電極の下層膜を形成する工程と、同一
チャンバ内に酸素を導入して前記下層膜上に酸化膜を形
成する工程と、減圧ＣＶＤ法により前記下層膜上に表面
に凹凸の大きい粗面ポリシリコンを堆積させてキャパシ
タ下部電極の上層膜を形成する工程とを導入したもので
ある。
解決するために、半導体素子の製造方法において、シリ
コン基板上に酸化膜を形成した後に隙間のない密なポリ
シリコン膜またはアモルファスシリコン酸化膜を堆積し
てキャパシタ下部電極の下層膜を形成する工程と、同一
チャンバ内に酸素を導入して前記下層膜上に酸化膜を形
成する工程と、減圧ＣＶＤ法により前記下層膜上に表面
に凹凸の大きい粗面ポリシリコンを堆積させてキャパシ
タ下部電極の上層膜を形成する工程とを導入したもので
ある。
【００１０】
【作用】この発明によれば、半導体素子の製造方法にお
いて、以上のような工程を導入したので、シリコン基板
上に酸化膜を介して形成したキャパシタ下部電極の下層
膜が隙間がなく、耐ＨＦ性に優れ、同一チャンバ内に酸
素を導入して下層膜上に形成した酸化膜は炉内から出な
いから、パーティクルの付着や汚染がなくなり、しかも
キャパシタ下部電極の上層膜は熱処理により表面に凹凸
の大きい粗面を形成しているから、キャパシタ容量が増
加することになり、したがって前記問題点が除去でき
る。
いて、以上のような工程を導入したので、シリコン基板
上に酸化膜を介して形成したキャパシタ下部電極の下層
膜が隙間がなく、耐ＨＦ性に優れ、同一チャンバ内に酸
素を導入して下層膜上に形成した酸化膜は炉内から出な
いから、パーティクルの付着や汚染がなくなり、しかも
キャパシタ下部電極の上層膜は熱処理により表面に凹凸
の大きい粗面を形成しているから、キャパシタ容量が増
加することになり、したがって前記問題点が除去でき
る。
【００１１】
【実施例】以下、この発明の半導体素子の製造方法の実
施例について図面に基づき説明する。図１（ａ）ないし
図１（ｄ）はその一実施例を説明するための工程断面図
である。まず、図１（ａ）に示すように、シリコン基板
１を９５０℃、ウエットO2で熱処理してその表面上に酸
化膜２を１０００Åの厚さに形成する。
施例について図面に基づき説明する。図１（ａ）ないし
図１（ｄ）はその一実施例を説明するための工程断面図
である。まず、図１（ａ）に示すように、シリコン基板
１を９５０℃、ウエットO2で熱処理してその表面上に酸
化膜２を１０００Åの厚さに形成する。
【００１２】次いで、この酸化膜２上にＳｉＨ4 ガスを
用いた減圧ＣＶＤ法にて、反応温度６２０℃、反応圧力
０．２Torrでポリシリコン膜３を堆積する。これはアモ
ルファスシリコン膜でもよい。
用いた減圧ＣＶＤ法にて、反応温度６２０℃、反応圧力
０．２Torrでポリシリコン膜３を堆積する。これはアモ
ルファスシリコン膜でもよい。
【００１３】次に、同一チャンバ内にドライＯ2 を導入
し、１５〜４０Å程度の厚さの酸化膜４をポリシリコン
膜３上に形成する。
し、１５〜４０Å程度の厚さの酸化膜４をポリシリコン
膜３上に形成する。
【００１４】次に、図１（ｂ）に示すように、ＳｉＨ4
ガスを用いて、反応温度５７０℃、反応圧力０．２Torr
でアモルファスシリコン膜５を酸化膜４上に１０００Å
程度の厚さに堆積する。このとき、酸化膜４が存在する
ので、酸化膜４上に堆積したアモルファスシリコン膜５
が下地の結晶性の悪影響を受けることはない。また、こ
の酸化膜４はアモルファスシリコン膜５の成膜中に図１
（ｂ）から明らかなように、このアモルファスシリコン
膜５中に取り込まれる。
ガスを用いて、反応温度５７０℃、反応圧力０．２Torr
でアモルファスシリコン膜５を酸化膜４上に１０００Å
程度の厚さに堆積する。このとき、酸化膜４が存在する
ので、酸化膜４上に堆積したアモルファスシリコン膜５
が下地の結晶性の悪影響を受けることはない。また、こ
の酸化膜４はアモルファスシリコン膜５の成膜中に図１
（ｂ）から明らかなように、このアモルファスシリコン
膜５中に取り込まれる。
【００１５】このアモルファスシリコン膜５の形成後の
ＳｉＨ4 ガスパージに当たる真空引きを熱処理を利用す
ることによって、熱処理温度５７０℃、処理雰囲気は真
空熱処理時間２０分の条件で行う。この熱処理により、
アモルファスシリコン膜５に結晶粒が形成され、このア
モルファスシリコン膜５の表面が凹凸な粗面ポリシリコ
ン膜６が図１（ｃ）に示すように形成される。このポリ
シリコン膜３と粗面ポリシリコン膜６とにより、キャパ
シタ下部電極を形成する。
ＳｉＨ4 ガスパージに当たる真空引きを熱処理を利用す
ることによって、熱処理温度５７０℃、処理雰囲気は真
空熱処理時間２０分の条件で行う。この熱処理により、
アモルファスシリコン膜５に結晶粒が形成され、このア
モルファスシリコン膜５の表面が凹凸な粗面ポリシリコ
ン膜６が図１（ｃ）に示すように形成される。このポリ
シリコン膜３と粗面ポリシリコン膜６とにより、キャパ
シタ下部電極を形成する。
【００１６】このキャパシタ下部電極の耐ＨＦ性は２５
％ＨＦで１分以上あり、十分である。また、従来のチャ
ンバから一度取り出す方法に比べて、約３時間の製造時
間の短縮が可能となる。
％ＨＦで１分以上あり、十分である。また、従来のチャ
ンバから一度取り出す方法に比べて、約３時間の製造時
間の短縮が可能となる。
【００１７】次に、キャパシタ下部電極にＡｓを加速電
圧４０ＫｅＶで８×１０15個／cm2 注入し、８５０℃、
ドライＮ2 雰囲気で拡散する。キャパシタ絶縁膜とし
て、ＳｉＨ4 Ｃｌ2 ガスとNH3 ガスを用いた減圧ＣＶＤ
法により、反応温度６５０℃、反応圧力０．１Torrで窒
化シリコン膜７を５０Å程度の厚さに堆積する。
圧４０ＫｅＶで８×１０15個／cm2 注入し、８５０℃、
ドライＮ2 雰囲気で拡散する。キャパシタ絶縁膜とし
て、ＳｉＨ4 Ｃｌ2 ガスとNH3 ガスを用いた減圧ＣＶＤ
法により、反応温度６５０℃、反応圧力０．１Torrで窒
化シリコン膜７を５０Å程度の厚さに堆積する。
【００１８】次に、８５０℃、ウエットＯ2 下で、酸化
した後、キャパシタ上部電極として、ＳｉＨ4 ガスを用
いた減圧ＣＶＤ法により、反応温度６２０℃、反応圧力
0.２Torrでポリシリコン膜８を図１（ｄ）に示すよう
に、１０００Å程度の膜圧に形成する。次に、８５０℃
でリン拡散を行い、パターニングを行い、キャパシタを
形成する。
した後、キャパシタ上部電極として、ＳｉＨ4 ガスを用
いた減圧ＣＶＤ法により、反応温度６２０℃、反応圧力
0.２Torrでポリシリコン膜８を図１（ｄ）に示すよう
に、１０００Å程度の膜圧に形成する。次に、８５０℃
でリン拡散を行い、パターニングを行い、キャパシタを
形成する。
【００１９】
【発明の効果】以上、詳細に説明したように、この発明
によれば、減圧ＣＶＤ法により隙間のないアモルファス
シリコン膜またはポリシリコン膜を成膜し、同一チャン
バ内でＯ2 を導入し、このアモルファスシリコン膜また
はポリシリコン膜の表面に自然酸化膜程度の酸化膜を形
成し、この酸化膜の上に表面に凹凸を有する粗面ポリシ
リコン膜を形成するようにしたので、電極として隙間が
なく、表面に凹凸のある電極が形成され、キャパシタ容
量が増すことが期待できるとともに、従来の製造方法に
比べて、スループットの向上が期待できる。
によれば、減圧ＣＶＤ法により隙間のないアモルファス
シリコン膜またはポリシリコン膜を成膜し、同一チャン
バ内でＯ2 を導入し、このアモルファスシリコン膜また
はポリシリコン膜の表面に自然酸化膜程度の酸化膜を形
成し、この酸化膜の上に表面に凹凸を有する粗面ポリシ
リコン膜を形成するようにしたので、電極として隙間が
なく、表面に凹凸のある電極が形成され、キャパシタ容
量が増すことが期待できるとともに、従来の製造方法に
比べて、スループットの向上が期待できる。
【００２０】また、キャパシタ下部電極となる粗面ポリ
シリコン膜の膜圧が一様ではなく、凹凸を有するように
形成しているから、上部粗面ポリシリコン膜形成条件に
依存せず、望の膜圧の下部電極の形成が可能となる。
シリコン膜の膜圧が一様ではなく、凹凸を有するように
形成しているから、上部粗面ポリシリコン膜形成条件に
依存せず、望の膜圧の下部電極の形成が可能となる。
【００２１】さらに、炉から出ないため、パーティクル
の付着や汚染がなく、高品質な膜が形成でき、歩留りの
向上が期待できる。
の付着や汚染がなく、高品質な膜が形成でき、歩留りの
向上が期待できる。
【図１】この発明の半導体素子の製造方法の一実施例の
工程断面図である。
工程断面図である。
１ シリコン基板 ２ 酸化膜 ３ ポリシリコン膜 ４ 酸化膜 ５ アモルファスシリコン膜 ６ 粗面ポリシリコン膜 ７ 窒化シリコン膜 ８ ポリシリコン膜
Claims (1)
- 【請求項１】 シリコン基板上に酸化膜を形成した後に
隙間のない密なポリシリコン膜またはアモルファスシリ
コン膜を堆積してキャパシタ下部電極の下層膜を形成す
る工程と、 同一チャンバ内に酸素を導入して前記下層膜上に酸化膜
を形成する工程と、 減圧ＣＶＤ法により前記下層膜上に表面に凹凸の大きい
粗面ポリシリコンを堆積させてキャパシタ下部電極の上
層膜を形成する工程と、 よりなる半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3354316A JP3071284B2 (ja) | 1991-12-20 | 1991-12-20 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3354316A JP3071284B2 (ja) | 1991-12-20 | 1991-12-20 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05175456A true JPH05175456A (ja) | 1993-07-13 |
| JP3071284B2 JP3071284B2 (ja) | 2000-07-31 |
Family
ID=18436732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3354316A Expired - Fee Related JP3071284B2 (ja) | 1991-12-20 | 1991-12-20 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3071284B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5639685A (en) * | 1995-10-06 | 1997-06-17 | Micron Technology, Inc. | Semiconductor processing method of providing a conductively doped layer of hemispherical grain polysilicon |
| US5700710A (en) * | 1994-11-11 | 1997-12-23 | Nec Corporation | Process of fabricating capacitor having waved rough surface of accumulating electrode |
| US5963815A (en) * | 1997-07-08 | 1999-10-05 | Mitsubishi Denki Kabushiki Kaisha | Method for forming a surface-roughened conductive film on a semiconductor wafer |
| US6066529A (en) * | 1998-09-21 | 2000-05-23 | Mosel Vitelic Inc. | Method for enlarging surface area of a plurality of hemi-spherical grains on the surface of a semiconductor chip |
| US6143620A (en) * | 1995-07-18 | 2000-11-07 | Micron Technology, Inc. | Semiconductor processing method of providing a roughened polysilicon film and a capacitor construction |
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| JP2001111002A (ja) * | 1999-10-13 | 2001-04-20 | Matsushita Electronics Industry Corp | 半導体記憶容量素子のストレージノード及びその製造方法 |
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| JP2009033189A (ja) * | 1992-04-30 | 2009-02-12 | Toshiba Corp | 半導体装置の製造方法 |
-
1991
- 1991-12-20 JP JP3354316A patent/JP3071284B2/ja not_active Expired - Fee Related
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