JP3395115B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3395115B2 JP3395115B2 JP29098392A JP29098392A JP3395115B2 JP 3395115 B2 JP3395115 B2 JP 3395115B2 JP 29098392 A JP29098392 A JP 29098392A JP 29098392 A JP29098392 A JP 29098392A JP 3395115 B2 JP3395115 B2 JP 3395115B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- silicon nitride
- gas
- nitride film
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 37
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 34
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 34
- 239000007789 gas Substances 0.000 claims description 32
- 230000006911 nucleation Effects 0.000 claims description 17
- 238000010899 nucleation Methods 0.000 claims description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 14
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 14
- 238000011282 treatment Methods 0.000 claims description 14
- 239000012495 reaction gas Substances 0.000 claims description 9
- 230000003647 oxidation Effects 0.000 claims description 6
- 238000007254 oxidation reaction Methods 0.000 claims description 6
- 239000011229 interlayer Substances 0.000 claims description 5
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 229910021529 ammonia Inorganic materials 0.000 claims description 2
- BUMGIEFFCMBQDG-UHFFFAOYSA-N dichlorosilicon Chemical compound Cl[Si]Cl BUMGIEFFCMBQDG-UHFFFAOYSA-N 0.000 claims 1
- 239000010408 film Substances 0.000 description 97
- 238000006243 chemical reaction Methods 0.000 description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 6
- 239000010410 layer Substances 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000006837 decompression Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Formation Of Insulating Films (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体技術さらには容
量素子を有する半導体集積回路装置に適用して特に有効
な技術に関し、例えばＤＲＡＭ（Dynamic Random Acces
s Memory）のメモリセルにおける容量素子の容量絶縁膜
の形成に利用して有用な技術に関する。
量素子を有する半導体集積回路装置に適用して特に有効
な技術に関し、例えばＤＲＡＭ（Dynamic Random Acces
s Memory）のメモリセルにおける容量素子の容量絶縁膜
の形成に利用して有用な技術に関する。
【０００２】
【従来の技術】近年、益々高集積化されてきているＤＲ
ＡＭの例えば積層形（スタックトキャパシタ形）のメモ
リセルにおける容量素子の下部電極と上部電極との間に
介設される容量絶縁膜には、一般に窒化シリコン膜を熱
酸化してその表面に酸化膜を設けた二層構造の薄膜が用
いられている。この窒化シリコン膜はステップカバレッ
ジ（段差被覆性）の優れたＣＶＤ（Chemical Vapor D
eposition）法により形成されるが、通常の減圧ＣＶＤ
装置ではその反応炉にシリコンでできた半導体ウェハを
挿入するときに空気が流入し、下部電極が酸化されてそ
の表面に厚い絶縁性の自然酸化膜が形成される。この自
然酸化膜が本来の容量絶縁膜である上記二層構造の薄膜
とともに厚い容量絶縁膜を構成し、電荷の蓄積容量の減
少をもたらす。そこで、自然酸化膜の膜厚を極力薄くす
るか若しくは零にするため、不活性ガス雰囲気の予備室
等を反応炉に連設させて、空気の流入を防ぐようにした
ロードロック機構つきのＣＶＤ装置の採用が検討されて
いる。
ＡＭの例えば積層形（スタックトキャパシタ形）のメモ
リセルにおける容量素子の下部電極と上部電極との間に
介設される容量絶縁膜には、一般に窒化シリコン膜を熱
酸化してその表面に酸化膜を設けた二層構造の薄膜が用
いられている。この窒化シリコン膜はステップカバレッ
ジ（段差被覆性）の優れたＣＶＤ（Chemical Vapor D
eposition）法により形成されるが、通常の減圧ＣＶＤ
装置ではその反応炉にシリコンでできた半導体ウェハを
挿入するときに空気が流入し、下部電極が酸化されてそ
の表面に厚い絶縁性の自然酸化膜が形成される。この自
然酸化膜が本来の容量絶縁膜である上記二層構造の薄膜
とともに厚い容量絶縁膜を構成し、電荷の蓄積容量の減
少をもたらす。そこで、自然酸化膜の膜厚を極力薄くす
るか若しくは零にするため、不活性ガス雰囲気の予備室
等を反応炉に連設させて、空気の流入を防ぐようにした
ロードロック機構つきのＣＶＤ装置の採用が検討されて
いる。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。すなわち、窒化シリコン膜の
成長速度はシリコン上よりも酸化シリコン上の方が遅い
ため、上記ロードロック機構付きの装置を用いて窒化シ
リコン膜を形成すると、図７に示すように、窒化シリコ
ン膜１０の膜厚は、ドープトシリコン（高濃度に不純物
を導入させてなる多結晶シリコン）からなる下部電極２
上の方が厚く、酸化シリコンからなる層間絶縁膜３など
の上の方が薄くなる。そのため、酸化シリコン上の窒化
シリコン膜１０の耐酸化性が十分に得られず、続いて行
う熱酸化工程において、ゲート電極などの下層の多結晶
シリコン部分４やシリコン基板５が酸化され、電気抵抗
の増大などの特性劣化や下部電極２のシリコン基板５か
らの剥離などの破壊が引き起こされる虞があり、ロード
ロック機構付きのＣＶＤ装置を用いた容量絶縁膜の薄膜
化は困難であるというものである。
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。すなわち、窒化シリコン膜の
成長速度はシリコン上よりも酸化シリコン上の方が遅い
ため、上記ロードロック機構付きの装置を用いて窒化シ
リコン膜を形成すると、図７に示すように、窒化シリコ
ン膜１０の膜厚は、ドープトシリコン（高濃度に不純物
を導入させてなる多結晶シリコン）からなる下部電極２
上の方が厚く、酸化シリコンからなる層間絶縁膜３など
の上の方が薄くなる。そのため、酸化シリコン上の窒化
シリコン膜１０の耐酸化性が十分に得られず、続いて行
う熱酸化工程において、ゲート電極などの下層の多結晶
シリコン部分４やシリコン基板５が酸化され、電気抵抗
の増大などの特性劣化や下部電極２のシリコン基板５か
らの剥離などの破壊が引き起こされる虞があり、ロード
ロック機構付きのＣＶＤ装置を用いた容量絶縁膜の薄膜
化は困難であるというものである。
【０００４】本発明はかかる事情に鑑みてなされたもの
で、ロードロック機構付きのＣＶＤ装置を用いて、下部
電極上の容量絶縁膜となる窒化シリコン膜を十分な電荷
の蓄積容量を確保し得る程度の厚さで形成するととも
に、それ以外の部分の窒化シリコン膜を十分な耐酸化性
を確保し得る程度の厚さで形成することを可能ならしめ
る容量絶縁膜の形成工程を有する半導体装置の製造方法
を提供することを主たる目的としている。
で、ロードロック機構付きのＣＶＤ装置を用いて、下部
電極上の容量絶縁膜となる窒化シリコン膜を十分な電荷
の蓄積容量を確保し得る程度の厚さで形成するととも
に、それ以外の部分の窒化シリコン膜を十分な耐酸化性
を確保し得る程度の厚さで形成することを可能ならしめ
る容量絶縁膜の形成工程を有する半導体装置の製造方法
を提供することを主たる目的としている。
【０００５】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、本発明の半導体装置の製造方法
においては、容量絶縁膜となる窒化シリコン膜を例えば
ロードロック機構付きのＣＶＤ装置を用いて形成する際
に、膜形成工程を初期核形成処理とその後の膜成長処理
との二段階に分け、それらの処理を連続して行なうよう
にした。初めの初期核形成処理は高圧力Ｐ1下でまずＮ
Ｈ3ガスのみを供給した後、途中からそれにＳｉＨ2Ｃｌ
2ガスを加えて供給する。後の膜成長処理はＰ1よりも低
い所定の圧力Ｐ2下でＮＨ3ガスのみを供給した後、途中
からＳｉＨ2Ｃｌ2ガスを加えて供給する。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、本発明の半導体装置の製造方法
においては、容量絶縁膜となる窒化シリコン膜を例えば
ロードロック機構付きのＣＶＤ装置を用いて形成する際
に、膜形成工程を初期核形成処理とその後の膜成長処理
との二段階に分け、それらの処理を連続して行なうよう
にした。初めの初期核形成処理は高圧力Ｐ1下でまずＮ
Ｈ3ガスのみを供給した後、途中からそれにＳｉＨ2Ｃｌ
2ガスを加えて供給する。後の膜成長処理はＰ1よりも低
い所定の圧力Ｐ2下でＮＨ3ガスのみを供給した後、途中
からＳｉＨ2Ｃｌ2ガスを加えて供給する。
【０００６】
【作用】上記した手段によれば、ロードロック機構付き
のＣＶＤ装置を用いることにより、下部電極の表面の自
然酸化膜の成長が抑制され、従来の減圧ＣＶＤ装置（ロ
ードロック機構なし）において約１．８nmもあった自然
酸化膜の厚さは０．８nm以下にまで薄くなる。この上に
初期核形成処理と膜成長処理を行って窒化シリコン膜及
びその酸化膜を十分な電荷の蓄積容量を確保し得る程度
の厚さ、例えば窒化シリコン膜を６．０nm及びその酸化
膜を１．０nmの厚さで夫々形成すると、酸化シリコン膜
に換算して４．８nm（窒化シリコン膜及びその酸化膜を
夫々同じ厚さで形成すると、従来の装置では５．５４nm
である。）の厚さの容量絶縁膜が形成される。この際、
膜成長処理の前に初期核形成処理を行うことによって、
酸化シリコン上における窒化シリコン膜の成長速度がシ
リコン上における成長速度に近づくため、酸化シリコン
上においても十分な膜厚の窒化シリコン膜が形成され、
耐酸化性も確保される。
のＣＶＤ装置を用いることにより、下部電極の表面の自
然酸化膜の成長が抑制され、従来の減圧ＣＶＤ装置（ロ
ードロック機構なし）において約１．８nmもあった自然
酸化膜の厚さは０．８nm以下にまで薄くなる。この上に
初期核形成処理と膜成長処理を行って窒化シリコン膜及
びその酸化膜を十分な電荷の蓄積容量を確保し得る程度
の厚さ、例えば窒化シリコン膜を６．０nm及びその酸化
膜を１．０nmの厚さで夫々形成すると、酸化シリコン膜
に換算して４．８nm（窒化シリコン膜及びその酸化膜を
夫々同じ厚さで形成すると、従来の装置では５．５４nm
である。）の厚さの容量絶縁膜が形成される。この際、
膜成長処理の前に初期核形成処理を行うことによって、
酸化シリコン上における窒化シリコン膜の成長速度がシ
リコン上における成長速度に近づくため、酸化シリコン
上においても十分な膜厚の窒化シリコン膜が形成され、
耐酸化性も確保される。
【０００７】
【実施例】以下に、本発明に係る方法により容量素子と
選択用ＭＯＳＦＥＴとからなるメモリセルを有するＤＲ
ＡＭを形成した場合の一例及びその結果を併せて記載
し、本発明の特徴とするところをより明確にする。本実
施例では、図１に示すように、アンモニア（ＮＨ3）ガ
ス（第１の反応ガス）及びジクロルシラン（ＳｉＨ2Ｃ
ｌ2）ガス（第２の反応ガス）の反応により生成される
窒化シリコン膜１０とその表面の酸化膜１１とからなる
二層構造の容量絶縁膜１を、積層形（スタックトキャパ
シタ形）メモリセルの容量素子の下部電極２上に形成し
た。
選択用ＭＯＳＦＥＴとからなるメモリセルを有するＤＲ
ＡＭを形成した場合の一例及びその結果を併せて記載
し、本発明の特徴とするところをより明確にする。本実
施例では、図１に示すように、アンモニア（ＮＨ3）ガ
ス（第１の反応ガス）及びジクロルシラン（ＳｉＨ2Ｃ
ｌ2）ガス（第２の反応ガス）の反応により生成される
窒化シリコン膜１０とその表面の酸化膜１１とからなる
二層構造の容量絶縁膜１を、積層形（スタックトキャパ
シタ形）メモリセルの容量素子の下部電極２上に形成し
た。
【０００８】図２には、その容量絶縁膜の形成手順の流
れが示されている。先ず、例えばロードロック機構付き
の減圧ＣＶＤ装置（特に図には示さない。）の反応炉の
初期条件（反応温度や、真空度など）を設定する（ステ
ップＳ１）。この際、半導体ウェハの表面を酸化させな
いために、ロードロック機構の予備室を不活性ガス雰囲
気にしておき、その中に半導体ウェハを待機させておく
のはいうまでもない。
れが示されている。先ず、例えばロードロック機構付き
の減圧ＣＶＤ装置（特に図には示さない。）の反応炉の
初期条件（反応温度や、真空度など）を設定する（ステ
ップＳ１）。この際、半導体ウェハの表面を酸化させな
いために、ロードロック機構の予備室を不活性ガス雰囲
気にしておき、その中に半導体ウェハを待機させておく
のはいうまでもない。
【０００９】次に、予備室から反応炉内に半導体ウェハ
を移動させ、反応ガスを供給して初期核形成処理を行い
（ステップＳ２）、続いて、膜成長処理を行い（ステッ
プＳ３）、基板全面に窒化シリコン膜１０を被着させ
る。ここまでは、上記ロードロック機構付きの減圧ＣＶ
Ｄ装置において行なう。
を移動させ、反応ガスを供給して初期核形成処理を行い
（ステップＳ２）、続いて、膜成長処理を行い（ステッ
プＳ３）、基板全面に窒化シリコン膜１０を被着させ
る。ここまでは、上記ロードロック機構付きの減圧ＣＶ
Ｄ装置において行なう。
【００１０】その後、半導体ウェハを熱酸化して（ステ
ップＳ４）、窒化シリコン膜１０の表面に酸化膜１１を
形成すれば容量絶縁膜１が基板全面に形成される。しか
る後に、その不要部分をフォトリソグラフィ技術及びエ
ッチング技術により除去する（ステップＳ５）。
ップＳ４）、窒化シリコン膜１０の表面に酸化膜１１を
形成すれば容量絶縁膜１が基板全面に形成される。しか
る後に、その不要部分をフォトリソグラフィ技術及びエ
ッチング技術により除去する（ステップＳ５）。
【００１１】図３には、本発明の最も顕著な特徴の一つ
である初期核形成処理の具体的手順（Ｓ２０〜Ｓ２２）
及び膜成長処理の具体的手順（Ｓ３０〜Ｓ３３）の一例
が、図４には、その時の反応炉の圧力の経時変化が、図
５には、その時のＮＨ3ガスの流量の経時変化が、図６
には、その時のＳｉＨ2Ｃｌ2ガスの流量の経時変化が、
夫々、示されている。上記ステップ１において、反応温
度及び反応炉内の圧力を夫々所定値（例えば７５０℃及
び１．０×１０-2Pa）に設定した後、先ず、最初にＮＨ
3ガスのみを流量Ｒ1（例えば９００cc／min）で供給す
る（ステップＳ２０）。この供給開始時刻をＴ0とす
る。また、この時の反応炉の圧力は高圧力Ｐ1（例えば
１４０Pa以上）である。
である初期核形成処理の具体的手順（Ｓ２０〜Ｓ２２）
及び膜成長処理の具体的手順（Ｓ３０〜Ｓ３３）の一例
が、図４には、その時の反応炉の圧力の経時変化が、図
５には、その時のＮＨ3ガスの流量の経時変化が、図６
には、その時のＳｉＨ2Ｃｌ2ガスの流量の経時変化が、
夫々、示されている。上記ステップ１において、反応温
度及び反応炉内の圧力を夫々所定値（例えば７５０℃及
び１．０×１０-2Pa）に設定した後、先ず、最初にＮＨ
3ガスのみを流量Ｒ1（例えば９００cc／min）で供給す
る（ステップＳ２０）。この供給開始時刻をＴ0とす
る。また、この時の反応炉の圧力は高圧力Ｐ1（例えば
１４０Pa以上）である。
【００１２】この状態をＴ0〜Ｔ1時間（例えば２分間以
上）経過するまで継続させ、時刻Ｔ1において、ＳｉＨ2
Ｃｌ2ガスを流量Ｒ3（例えば４５cc／min）で時刻Ｔ2に
至るまで供給する（ステップＳ２１）。Ｔ1〜Ｔ2時間
（例えば３０秒間）の間は、流量Ｒ1のＮＨ3ガスとＳｉ
Ｈ2Ｃｌ2ガスの両者とも供給している状態で、それらの
分圧の和（すなわち反応炉の圧力）はＰ1のままであ
る。
上）経過するまで継続させ、時刻Ｔ1において、ＳｉＨ2
Ｃｌ2ガスを流量Ｒ3（例えば４５cc／min）で時刻Ｔ2に
至るまで供給する（ステップＳ２１）。Ｔ1〜Ｔ2時間
（例えば３０秒間）の間は、流量Ｒ1のＮＨ3ガスとＳｉ
Ｈ2Ｃｌ2ガスの両者とも供給している状態で、それらの
分圧の和（すなわち反応炉の圧力）はＰ1のままであ
る。
【００１３】この段階（すなわち初期核形成処理）で窒
化シリコン膜はシリコン（図１に符号２で示した下部電
極など）上で約２．６nm、酸化シリコン（図１に符号３
で示した層間絶縁膜など）上で約１．０nm夫々生成す
る。なお、これらの厚さは一形成条件において得られた
結果であり、これよりも厚くてもよいし薄くてもよい
が、膜厚の均一性を鑑みれば薄い方がより望ましい。
化シリコン膜はシリコン（図１に符号２で示した下部電
極など）上で約２．６nm、酸化シリコン（図１に符号３
で示した層間絶縁膜など）上で約１．０nm夫々生成す
る。なお、これらの厚さは一形成条件において得られた
結果であり、これよりも厚くてもよいし薄くてもよい
が、膜厚の均一性を鑑みれば薄い方がより望ましい。
【００１４】続いて、ＳｉＨ2Ｃｌ2ガスの供給を停止し
（ステップＳ２２）、ＮＨ3ガスのみを時刻Ｔ3に至るま
で供給する（ステップＳ３０）。Ｔ2〜Ｔ3時間（例えば
２〜３分間）の間は、流量を前記Ｒ1よりも少ないＲ
2（例えば６００cc／min）にし、反応炉の圧力を前記Ｐ
1よりも低い所定の圧力Ｐ2（例えば６０Pa）にする。
（ステップＳ２２）、ＮＨ3ガスのみを時刻Ｔ3に至るま
で供給する（ステップＳ３０）。Ｔ2〜Ｔ3時間（例えば
２〜３分間）の間は、流量を前記Ｒ1よりも少ないＲ
2（例えば６００cc／min）にし、反応炉の圧力を前記Ｐ
1よりも低い所定の圧力Ｐ2（例えば６０Pa）にする。
【００１５】次に、この状態のまま、時刻Ｔ３において
再びＳｉＨ2Ｃｌ2ガスの供給を開始し（ステップＳ３
１）、Ｔ3〜Ｔ4時間（例えば１分４０秒間）経過させ
る。この時のＳｉＨ2Ｃｌ2ガスの流量は前記Ｒ3よりも
少ないＲ4（例えば３０cc／min）である。また、流量Ｒ
2のＮＨ3ガスとＳｉＨ2Ｃｌ2ガスの分圧の和はＰ2のま
まである。
再びＳｉＨ2Ｃｌ2ガスの供給を開始し（ステップＳ３
１）、Ｔ3〜Ｔ4時間（例えば１分４０秒間）経過させ
る。この時のＳｉＨ2Ｃｌ2ガスの流量は前記Ｒ3よりも
少ないＲ4（例えば３０cc／min）である。また、流量Ｒ
2のＮＨ3ガスとＳｉＨ2Ｃｌ2ガスの分圧の和はＰ2のま
まである。
【００１６】この段階（すなわち膜成長処理）では、窒
化シリコン膜はシリコン上で約３．４nm、酸化シリコン
上で約３．４nm夫々生成し、先の初期核形成処理におけ
る膜厚と合わせてシリコン上で約６．０nm、酸化シリコ
ン上で約４．３nm夫々生成したことになる。初期核形成
処理における厚さと同様に、膜成長処理における厚さも
一形成条件において得られた結果であり、形成条件を変
えることにより異なる厚さの窒化シリコン膜が形成され
るのはいうまでもない。
化シリコン膜はシリコン上で約３．４nm、酸化シリコン
上で約３．４nm夫々生成し、先の初期核形成処理におけ
る膜厚と合わせてシリコン上で約６．０nm、酸化シリコ
ン上で約４．３nm夫々生成したことになる。初期核形成
処理における厚さと同様に、膜成長処理における厚さも
一形成条件において得られた結果であり、形成条件を変
えることにより異なる厚さの窒化シリコン膜が形成され
るのはいうまでもない。
【００１７】続いて、時刻Ｔ4でＳｉＨ2Ｃｌ2ガスの供
給を停止し（ステップＳ３２）、ＮＨ3ガスのみを時刻
Ｔ5に至るまで供給した後、停止する（ステップＳ３
３）。Ｔ4〜Ｔ5時間（例えば２〜３分間）の間は、ＮＨ
3ガスの流量は例えばＲ2のままで、反応炉の圧力はＰ2
若しくはそれよりも低い（図４には低い場合が示されて
いる。）。以上で、窒化シリコン膜の形成が終了する。
給を停止し（ステップＳ３２）、ＮＨ3ガスのみを時刻
Ｔ5に至るまで供給した後、停止する（ステップＳ３
３）。Ｔ4〜Ｔ5時間（例えば２〜３分間）の間は、ＮＨ
3ガスの流量は例えばＲ2のままで、反応炉の圧力はＰ2
若しくはそれよりも低い（図４には低い場合が示されて
いる。）。以上で、窒化シリコン膜の形成が終了する。
【００１８】なお、図１中、符号４で示したものはゲー
ト電極などの下層の多結晶シリコン部分、符号５で示し
たものはシリコン基板、符号６で示したものは上部電
極、符号７で示したものは層間絶縁膜、符号８で示した
ものはアルミニウム配線である。
ト電極などの下層の多結晶シリコン部分、符号５で示し
たものはシリコン基板、符号６で示したものは上部電
極、符号７で示したものは層間絶縁膜、符号８で示した
ものはアルミニウム配線である。
【００１９】以上、詳述したように、本実施例によれ
ば、下部電極２の表面の自然酸化膜の成長が抑制され、
従来の減圧ＣＶＤ装置（ロードロック機構なし）におい
て約１．８nmもあった自然酸化膜の厚さは０．８nm以下
にまで薄くなる。この上に初期核形成処理と膜成長処理
を行って窒化シリコン膜１０を６．０nm及びその酸化膜
１１を１．０nmの厚さで夫々形成すると、容量絶縁膜１
の厚さは酸化シリコン膜に換算して４．８nmとなり、電
荷の蓄積容量を十分に確保することができる。この際、
膜成長処理の前に初期核形成処理を行うことによって、
酸化シリコン上における窒化シリコン膜１０の成長速度
とシリコン上における成長速度との差が小さくなり、酸
化シリコン上においても十分な膜厚の窒化シリコン膜１
０が形成され、耐酸化性も確保される。従って、ロード
ロック機構付きのＣＶＤ装置を用いた容量絶縁膜の薄膜
化を達成することができる。また、従来の減圧ＣＶＤ装
置（ロードロック機構なし）において約１．８nmの厚さ
の自然酸化膜上に上記実施例と夫々同じ厚さで窒化シリ
コン膜及びその酸化膜の二層を形成すると、容量絶縁膜
の厚さは酸化シリコン膜に換算して５．５４nmとなり、
これに比べて上記実施例においてはその厚さが０．７４
nm薄くなる。従って、ＤＲＡＭの高集積化が可能になる
だけでなく、容量絶縁膜１が薄くなることによって、下
部電極２の厚さを半減させることができるので、下部電
極２の形成過程における異物の発生が抑えられるだけで
なく、エッチングによる下部電極２の加工や後工程にお
ける平坦化などが容易になるなど、製造上の効果も大き
い。
ば、下部電極２の表面の自然酸化膜の成長が抑制され、
従来の減圧ＣＶＤ装置（ロードロック機構なし）におい
て約１．８nmもあった自然酸化膜の厚さは０．８nm以下
にまで薄くなる。この上に初期核形成処理と膜成長処理
を行って窒化シリコン膜１０を６．０nm及びその酸化膜
１１を１．０nmの厚さで夫々形成すると、容量絶縁膜１
の厚さは酸化シリコン膜に換算して４．８nmとなり、電
荷の蓄積容量を十分に確保することができる。この際、
膜成長処理の前に初期核形成処理を行うことによって、
酸化シリコン上における窒化シリコン膜１０の成長速度
とシリコン上における成長速度との差が小さくなり、酸
化シリコン上においても十分な膜厚の窒化シリコン膜１
０が形成され、耐酸化性も確保される。従って、ロード
ロック機構付きのＣＶＤ装置を用いた容量絶縁膜の薄膜
化を達成することができる。また、従来の減圧ＣＶＤ装
置（ロードロック機構なし）において約１．８nmの厚さ
の自然酸化膜上に上記実施例と夫々同じ厚さで窒化シリ
コン膜及びその酸化膜の二層を形成すると、容量絶縁膜
の厚さは酸化シリコン膜に換算して５．５４nmとなり、
これに比べて上記実施例においてはその厚さが０．７４
nm薄くなる。従って、ＤＲＡＭの高集積化が可能になる
だけでなく、容量絶縁膜１が薄くなることによって、下
部電極２の厚さを半減させることができるので、下部電
極２の形成過程における異物の発生が抑えられるだけで
なく、エッチングによる下部電極２の加工や後工程にお
ける平坦化などが容易になるなど、製造上の効果も大き
い。
【００２０】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、初
期核形成処理時における反応炉の圧力が膜成長処理にお
ける圧力よりも高ければ、反応温度、各ステップにおけ
る所用時間、各ガスの流量、反応炉の圧力などの各条件
を種々変化させてもよいのはいうまでもなく、それら種
々の条件に応じた膜厚あるいは特性の容量絶縁膜が形成
される。また、ステップＳ１で反応炉の初期条件を設定
した後、ステップＳ２０でＮＨ3ガスのみを供給する前
に、ＳｉＨ2Ｃｌ2ガスのみを供給するステップを設けて
もよい。この時のＳｉＨ2Ｃｌ2ガスの流量と反応炉の圧
力は夫々、例えば４５cc／minと６０Pa程度であり、例
えば５秒間程度行えばよい。その後、上記実施例と同様
（Ｓ２０〜Ｓ３３）に窒化シリコン膜を形成しても同様
の効果が得られる。 さらに、反応ガスも２種類に限ら
ず３種類以上でもよいし、反応ガス種も上記実施例のも
のに限らない。さらにまた、容量絶縁膜は上記窒化シリ
コン膜とその酸化膜とからなる２層構造のものに限らな
い。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、初
期核形成処理時における反応炉の圧力が膜成長処理にお
ける圧力よりも高ければ、反応温度、各ステップにおけ
る所用時間、各ガスの流量、反応炉の圧力などの各条件
を種々変化させてもよいのはいうまでもなく、それら種
々の条件に応じた膜厚あるいは特性の容量絶縁膜が形成
される。また、ステップＳ１で反応炉の初期条件を設定
した後、ステップＳ２０でＮＨ3ガスのみを供給する前
に、ＳｉＨ2Ｃｌ2ガスのみを供給するステップを設けて
もよい。この時のＳｉＨ2Ｃｌ2ガスの流量と反応炉の圧
力は夫々、例えば４５cc／minと６０Pa程度であり、例
えば５秒間程度行えばよい。その後、上記実施例と同様
（Ｓ２０〜Ｓ３３）に窒化シリコン膜を形成しても同様
の効果が得られる。 さらに、反応ガスも２種類に限ら
ず３種類以上でもよいし、反応ガス種も上記実施例のも
のに限らない。さらにまた、容量絶縁膜は上記窒化シリ
コン膜とその酸化膜とからなる２層構造のものに限らな
い。
【００２１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍのメモリセルに適用した場合について説明したが、こ
の発明はそれに限定されるものではなく、容量素子を必
要とする半導体装置全て、さらには異なる物質が連なっ
てなる半導体基板の表面上に均一な厚さの膜を気相成長
させる場合に利用することができる。
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍのメモリセルに適用した場合について説明したが、こ
の発明はそれに限定されるものではなく、容量素子を必
要とする半導体装置全て、さらには異なる物質が連なっ
てなる半導体基板の表面上に均一な厚さの膜を気相成長
させる場合に利用することができる。
【００２２】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、容量絶縁膜の薄い容量素子
を形成することができるので、小さな面積で容量値の大
きな素子が得られ、ＤＲＡＭの蓄積容量に適用すればＤ
ＲＡＭの高集積化が可能になる。また、容量絶縁膜が薄
くなることによって、下部電極の厚さを半減させること
ができるので、下部電極の形成過程における異物の発生
が抑えられるだけでなく、エッチングによる下部電極の
加工や後工程における平坦化などが容易になるなど、製
造上の効果も大きい。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、容量絶縁膜の薄い容量素子
を形成することができるので、小さな面積で容量値の大
きな素子が得られ、ＤＲＡＭの蓄積容量に適用すればＤ
ＲＡＭの高集積化が可能になる。また、容量絶縁膜が薄
くなることによって、下部電極の厚さを半減させること
ができるので、下部電極の形成過程における異物の発生
が抑えられるだけでなく、エッチングによる下部電極の
加工や後工程における平坦化などが容易になるなど、製
造上の効果も大きい。
【図１】本発明に係る容量絶縁膜の形成方法により容量
絶縁膜を形成したＤＲＡＭの要部縦断面図である。
絶縁膜を形成したＤＲＡＭの要部縦断面図である。
【図２】容量絶縁膜の形成手順の一例を示すフローチャ
ートである。
ートである。
【図３】図２の初期核形成処理の具体的手順及び膜成長
処理の具体的手順の一例を示すフローチャートである。
処理の具体的手順の一例を示すフローチャートである。
【図４】初期核形成処理及び膜成長処理における反応炉
の圧力の経時変化の一例を示すタイムチャートである。
の圧力の経時変化の一例を示すタイムチャートである。
【図５】初期核形成処理及び膜成長処理におけるＮＨ3
ガスの流量の経時変化の一例を示すタイムチャートであ
る。
ガスの流量の経時変化の一例を示すタイムチャートであ
る。
【図６】初期核形成処理及び膜成長処理におけるＳｉＨ
2Ｃｌ2ガスの流量の経時変化の一例を示すタイムチャー
トである。
2Ｃｌ2ガスの流量の経時変化の一例を示すタイムチャー
トである。
【図７】従来の減圧ＣＶＤ装置（ロードロック機構な
し）により窒化シリコン膜を形成した状態におけるＤＲ
ＡＭの要部縦断面図である。
し）により窒化シリコン膜を形成した状態におけるＤＲ
ＡＭの要部縦断面図である。
１ 容量絶縁膜
２ 下部電極
６ 上部電極
１０ 窒化シリコン膜
１１ 酸化膜
Ｐ1 高圧力
Ｐ2 所定の圧力
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 27/108
(72)発明者 杉浦 順
東京都青梅市今井2326番地 株式会社
日立製作所デバイス開発センタ内
(56)参考文献 特開 平３−125473（ＪＰ，Ａ)
特開 平１−304735（ＪＰ，Ａ)
特開 平２−93071（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/822
H01L 21/205
H01L 21/8242
H01L 27/04
H01L 27/108
Claims (3)
- 【請求項１】 酸化シリコンからなる層間絶縁膜上に多
結晶シリコンよりなる下部電極と、窒化シリコン膜から
なる容量絶縁膜と、上部電極とが積層されてなる容量素
子を備えた半導体装置の製造方法であって、 前記容量素子の容量絶縁膜を形成するにあたり、 所定の圧力のもとで少なくとも第１の反応ガスと第２の
反応ガスとを混合させてなるガスより形成する窒化シリ
コン膜成長ステップに先だって、前記所定の圧力よりも
高い圧力のもとで第１の反応ガスとともに第２の反応ガ
スを供給して前記層間絶縁膜および前記下部電極上に窒
化シリコン膜の初期核形成処理を行うことを特徴とする
半導体装置の製造方法。 - 【請求項２】 前記初期核形成処理及び前記膜成長処理
により窒化シリコン膜を形成した後、熱酸化処理を行っ
て窒化シリコン膜の表面に酸化膜を形成することを特徴
とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記第１の反応ガスはアモンニア（ＮＨ
３）ガスであり、前記第２の反応ガスはジクロルシラン
（ＳｉＨ２Ｃｌ２）ガスであることを特徽とする請求項
１または２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29098392A JP3395115B2 (ja) | 1992-10-29 | 1992-10-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29098392A JP3395115B2 (ja) | 1992-10-29 | 1992-10-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06140572A JPH06140572A (ja) | 1994-05-20 |
| JP3395115B2 true JP3395115B2 (ja) | 2003-04-07 |
Family
ID=17762948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29098392A Expired - Fee Related JP3395115B2 (ja) | 1992-10-29 | 1992-10-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3395115B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4849711B2 (ja) * | 2000-10-31 | 2012-01-11 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置の製造方法 |
| JP4154471B2 (ja) | 2002-11-15 | 2008-09-24 | 富士通株式会社 | 半導体装置の製造方法 |
-
1992
- 1992-10-29 JP JP29098392A patent/JP3395115B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06140572A (ja) | 1994-05-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2786071B2 (ja) | 半導体装置の製造方法 | |
| JP3451943B2 (ja) | 半導体素子のキャパシタ形成方法 | |
| JPH09266290A (ja) | 半導体装置の製造方法 | |
| JPH05183121A (ja) | 半導体装置とその製造方法 | |
| JP2817645B2 (ja) | 半導体装置の製造方法 | |
| JPH07176627A (ja) | 半導体装置の製造方法 | |
| JP2002319521A (ja) | タンタルオキシナイトライドキャパシタの形成方法 | |
| JPH05167008A (ja) | 半導体素子の製造方法 | |
| JP3466174B2 (ja) | 半導体装置およびその製造方法 | |
| JP2001177057A (ja) | アナログ回路用キャパシタ及びその製造方法 | |
| JPH1022455A (ja) | 半導体装置およびその製造方法 | |
| JP3395115B2 (ja) | 半導体装置の製造方法 | |
| JPH1117150A (ja) | ビットラインの酸化を防止するための半導体メモリー装置の製造方法及び半導体メモリー装置 | |
| JP2830705B2 (ja) | 半導体装置の製造方法 | |
| JPH1022467A (ja) | 半導体装置及びその製造方法 | |
| JPH0955478A (ja) | 半導体集積回路の製造方法 | |
| JPH07297186A (ja) | 半導体装置の製造方法 | |
| JP3332063B2 (ja) | ＳｉＮｘ／ＰＳＧ積層構造の形成方法 | |
| JP2000082803A (ja) | 半導体装置の製造方法 | |
| JP3316848B2 (ja) | 酸化タンタル膜を用いたキャパシタ構造の製造方法 | |
| US6399494B1 (en) | Method of making a semiconductor device | |
| JP3045158B1 (ja) | ＣＶＤ−ＴｉＮ膜の成膜方法 | |
| JPH09260372A (ja) | 半導体装置の絶縁膜の形成方法 | |
| JPH0563157A (ja) | 半導体装置 | |
| JPH0567751A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080207 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090207 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |