JP2002319521A - タンタルオキシナイトライドキャパシタの形成方法 - Google Patents
タンタルオキシナイトライドキャパシタの形成方法Info
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- 229910052715 tantalum Inorganic materials 0.000 title claims abstract description 66
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 title claims abstract description 66
- 238000000034 method Methods 0.000 title claims abstract description 54
- 239000003990 capacitor Substances 0.000 title claims abstract description 37
- 239000010408 film Substances 0.000 claims abstract description 27
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 22
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 22
- 239000010703 silicon Substances 0.000 claims abstract description 22
- 150000004767 nitrides Chemical class 0.000 claims abstract description 19
- 239000010409 thin film Substances 0.000 claims abstract description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 11
- 229920005591 polysilicon Polymers 0.000 claims abstract description 10
- 239000000126 substance Substances 0.000 claims abstract description 9
- 238000005121 nitriding Methods 0.000 claims abstract description 8
- 238000001312 dry etching Methods 0.000 claims abstract description 7
- 238000001039 wet etching Methods 0.000 claims abstract description 7
- 229910052751 metal Inorganic materials 0.000 claims abstract description 4
- 239000002184 metal Substances 0.000 claims abstract description 4
- 239000007789 gas Substances 0.000 claims description 28
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 18
- 238000000151 deposition Methods 0.000 claims description 17
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 9
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 claims description 6
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 4
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims description 4
- 229910052707 ruthenium Inorganic materials 0.000 claims description 4
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 claims description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 3
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 claims description 3
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 claims description 3
- 229910052741 iridium Inorganic materials 0.000 claims description 3
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 claims description 3
- 229910052697 platinum Inorganic materials 0.000 claims description 3
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 claims description 3
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 claims description 3
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 3
- 229910052721 tungsten Inorganic materials 0.000 claims description 3
- 239000010937 tungsten Substances 0.000 claims description 3
- MGWGWNFMUOTEHG-UHFFFAOYSA-N 4-(3,5-dimethylphenyl)-1,3-thiazol-2-amine Chemical compound CC1=CC(C)=CC(C=2N=C(N)SC=2)=C1 MGWGWNFMUOTEHG-UHFFFAOYSA-N 0.000 claims description 2
- 229910021529 ammonia Inorganic materials 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 229910000457 iridium oxide Inorganic materials 0.000 claims description 2
- 238000010030 laminating Methods 0.000 claims description 2
- 125000000896 monocarboxylic acid group Chemical group 0.000 claims description 2
- JCXJVPUVTGWSNB-UHFFFAOYSA-N nitrogen dioxide Inorganic materials O=[N]=O JCXJVPUVTGWSNB-UHFFFAOYSA-N 0.000 claims description 2
- 230000001590 oxidative effect Effects 0.000 claims description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 2
- 239000000463 material Substances 0.000 claims 1
- 229910001925 ruthenium oxide Inorganic materials 0.000 claims 1
- 238000001704 evaporation Methods 0.000 abstract 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 6
- 238000004140 cleaning Methods 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 238000011065 in-situ storage Methods 0.000 description 4
- 229910007991 Si-N Inorganic materials 0.000 description 3
- 229910006294 Si—N Inorganic materials 0.000 description 3
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 238000012805 post-processing Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000007847 structural defect Effects 0.000 description 2
- -1 BOE Chemical compound 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011066 ex-situ storage Methods 0.000 description 1
- 230000005281 excited state Effects 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000002203 pretreatment Methods 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 238000006557 surface reaction Methods 0.000 description 1
- 150000003482 tantalum compounds Chemical class 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B99/00—Subject matter not provided for in other groups of this subclass
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
- H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
- H01L21/02183—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing tantalum, e.g. Ta2O5
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
- H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
- H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
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- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
- H01L21/02356—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment to change the morphology of the insulating layer, e.g. transformation of an amorphous layer into a crystalline layer
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- H01L21/3144—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers on silicon
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Abstract
(57)【要約】
【課題】 静電容量が増加するキャパシタの形成方法を
提供する。 【解決手段】 下部電極１００を形成する段階と、形成
された下部電極１００に対してウェットまたはドライエ
ッチングを進行して、シリコンソースを含む気体を使用
してＭＰＳを形成する段階と、ＭＰＳの形成段階の後に
Pが含まれた混合気体を使用してＭＰＳドーピングを実
施する段階と、ＭＰＳドーピングの工程が行われた同じ
チャンバ内でタンタルオキシナイトライドの前処理で窒
化膜１０２を蒸着する段階と、窒化膜上にタンタルが含
まれた化学蒸気を使用してタンタルオキシナイトライド
薄膜を蒸着する段階と、タンタルオキシナイトライド薄
膜１０４の蒸着段階後に前記薄膜の表面を窒化、または
窒酸化させてタンタルオキシナイトライドの後処理を実
施する段階と、結果物の上部に金属層を積層して上部電
極１０６を形成する段階とを含む。
提供する。 【解決手段】 下部電極１００を形成する段階と、形成
された下部電極１００に対してウェットまたはドライエ
ッチングを進行して、シリコンソースを含む気体を使用
してＭＰＳを形成する段階と、ＭＰＳの形成段階の後に
Pが含まれた混合気体を使用してＭＰＳドーピングを実
施する段階と、ＭＰＳドーピングの工程が行われた同じ
チャンバ内でタンタルオキシナイトライドの前処理で窒
化膜１０２を蒸着する段階と、窒化膜上にタンタルが含
まれた化学蒸気を使用してタンタルオキシナイトライド
薄膜を蒸着する段階と、タンタルオキシナイトライド薄
膜１０４の蒸着段階後に前記薄膜の表面を窒化、または
窒酸化させてタンタルオキシナイトライドの後処理を実
施する段階と、結果物の上部に金属層を積層して上部電
極１０６を形成する段階とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は半導体の素子工程の
中でタンタルオキシナイトライド（ＴａＯＮ）膜を利用
したキャパシタの形成方法に関するもので、特に下部電
極にＭＰＳ（メタステーブルポリシリコン（準安定ポリ
シリコン）：Metastable Poly Silicon)膜を形成した
後Ｐ−ｄｏｐｉｎｇを実施する段階と、タンタルオキシ
ナイトライド膜を形成する前処理段階である窒化膜の形
成段階を一緒に(in-situ)進行することによって、工程
数を減少して収率が向上し、従来には二つの工程の間に
進行されていたクリーニングの工程時、下部電極の表面
から燐が除去されて下部電極に含まれた燐の濃度が減少
する現象を防ぐことによって、静電容量が増加するキャ
パシタの形成方法に関するものである。
中でタンタルオキシナイトライド（ＴａＯＮ）膜を利用
したキャパシタの形成方法に関するもので、特に下部電
極にＭＰＳ（メタステーブルポリシリコン（準安定ポリ
シリコン）：Metastable Poly Silicon)膜を形成した
後Ｐ−ｄｏｐｉｎｇを実施する段階と、タンタルオキシ
ナイトライド膜を形成する前処理段階である窒化膜の形
成段階を一緒に(in-situ)進行することによって、工程
数を減少して収率が向上し、従来には二つの工程の間に
進行されていたクリーニングの工程時、下部電極の表面
から燐が除去されて下部電極に含まれた燐の濃度が減少
する現象を防ぐことによって、静電容量が増加するキャ
パシタの形成方法に関するものである。
【０００２】
【従来の技術】キャパシタは電荷を格納して半導体素子
の動作に必要とする電荷を供給するものとして、半導体
素子の高集積化に伴って単位セル(Cell)の大きさが徐々
に小さくなりながら素子の動作に必要とする静電容量は
少しずつ増加することが一般的な傾向であり、現在、６
４ＭＤＲＡＭ以上の素子に必要とする静電容量は、セル
当たり３０ｆＦ以上である。
の動作に必要とする電荷を供給するものとして、半導体
素子の高集積化に伴って単位セル(Cell)の大きさが徐々
に小さくなりながら素子の動作に必要とする静電容量は
少しずつ増加することが一般的な傾向であり、現在、６
４ＭＤＲＡＭ以上の素子に必要とする静電容量は、セル
当たり３０ｆＦ以上である。
【０００３】このように半導体素子の高集積化が進行す
ることによって、キャパシタもやはり小型化することが
要求されている。必要な静電容量を確保するためには、
十分な電荷を格納する程度の大きさが必要であるが、大
きさの限界のためキャパシタを小型化することが困難と
なっている。
ることによって、キャパシタもやはり小型化することが
要求されている。必要な静電容量を確保するためには、
十分な電荷を格納する程度の大きさが必要であるが、大
きさの限界のためキャパシタを小型化することが困難と
なっている。
【０００４】このような点を鑑みて、半導体素子の製造
業界ではキャパシタの電荷を格納するための構造を多様
に変化させている。キャパシタの電荷を増加する方法で
は、誘電常数が大きいタンタルオキシナイトライド（Ｔ
ａＯＮ）、ＢＳＴ等を誘電体に使用する方法、誘電物質
を薄くする方法、及びキャパシタの表面積を増加する方
法等がある。
業界ではキャパシタの電荷を格納するための構造を多様
に変化させている。キャパシタの電荷を増加する方法で
は、誘電常数が大きいタンタルオキシナイトライド（Ｔ
ａＯＮ）、ＢＳＴ等を誘電体に使用する方法、誘電物質
を薄くする方法、及びキャパシタの表面積を増加する方
法等がある。
【０００５】この中で、誘電常数が大きいタンタルオキ
シナイトライドを誘電体で使用してキャパシタを形成す
る従来の工程を簡略に説明する。
シナイトライドを誘電体で使用してキャパシタを形成す
る従来の工程を簡略に説明する。
【０００６】まず、ＭＰＳ（メタステーブルポリシリコ
ン）の成長が可能なアンドープシリコン、ロードーピン
グシリコンまたはドープ／アンドープシリコンを使用し
て下部電極１００を形成し(下部電極の形成段階)、形成
された下部電極に対してウェットまたはドライエッチン
グを実施する。続いて、シリコンソースを含む気体を使
用してＭＰＳを形成した後(ＭＰＳの形成段階)、Ｐが含
まれた混合気体を用いてＰ−ｄｏｐｉｎｇを実施する
(ＭＰＳのドーピング段階)。
ン）の成長が可能なアンドープシリコン、ロードーピン
グシリコンまたはドープ／アンドープシリコンを使用し
て下部電極１００を形成し(下部電極の形成段階)、形成
された下部電極に対してウェットまたはドライエッチン
グを実施する。続いて、シリコンソースを含む気体を使
用してＭＰＳを形成した後(ＭＰＳの形成段階)、Ｐが含
まれた混合気体を用いてＰ−ｄｏｐｉｎｇを実施する
(ＭＰＳのドーピング段階)。
【０００７】次に、自然酸化膜を除去するためにＨＦ、
ＢＯＥ、硫酸、ＳＣ−１等を用いてクリーニングの工程
を実施してから、前記工程の結果物に対する窒化膜の処
理を行って、前記下部電極のＳｉと前記形成された窒化
膜１０２のＮを反応させることにより、前記下部電極の
表面にＳｉ−Ｎの結合が５乃至２０オングストローム程
度になるように形成する(タンタルオキシナイトライド
の前処理段階)。
ＢＯＥ、硫酸、ＳＣ−１等を用いてクリーニングの工程
を実施してから、前記工程の結果物に対する窒化膜の処
理を行って、前記下部電極のＳｉと前記形成された窒化
膜１０２のＮを反応させることにより、前記下部電極の
表面にＳｉ−Ｎの結合が５乃至２０オングストローム程
度になるように形成する(タンタルオキシナイトライド
の前処理段階)。
【０００８】前記タンタルオキシナイトライドの前処理
段階を実施した後、ウエハー上で生じる表面化学反応を
通じてタンタルが含まれた化学蒸気を使用して非晶質の
薄膜１０４を蒸着させる(タンタルオキシナイトライド
薄膜の形成段階)。
段階を実施した後、ウエハー上で生じる表面化学反応を
通じてタンタルが含まれた化学蒸気を使用して非晶質の
薄膜１０４を蒸着させる(タンタルオキシナイトライド
薄膜の形成段階)。
【０００９】次に、プラズマを用いて前記結果物の表面
を窒化、または窒酸化させて、界面のミクロ割れ及びピ
ンホールのような構造的な欠陥を補強して均質度を向上
させることができる。タンタルオキシナイトライドの後
処理段階の以後、金属層を積層して上部電極１０６を形
成することによって、タンタルオキシナイトライドを利
用したキャパシタを形成できる(上部電極の形成段階)。
を窒化、または窒酸化させて、界面のミクロ割れ及びピ
ンホールのような構造的な欠陥を補強して均質度を向上
させることができる。タンタルオキシナイトライドの後
処理段階の以後、金属層を積層して上部電極１０６を形
成することによって、タンタルオキシナイトライドを利
用したキャパシタを形成できる(上部電極の形成段階)。
【００１０】
【発明が解決しようとする課題】前述のような従来のキ
ャパシタの形成工程において、前記タンタルオキシナイ
トライドの前処理工程はＳｉ−Ｎ結合の効果を増大させ
るためにプラズマを励起状態で進行するところ、このプ
ラズマによる温度の増加によって低圧化学気象蒸着法
（ＬＰＣＶＤ）で蒸着するタンタルオキシナイトライド
膜がウエハーによって不均一に蒸着されて、工程の条件
を合わせることが困難である問題がある。特に、タンタ
ルオキシナイトライドは４５０℃以下の低温で蒸着しな
ければならないので、前述のような温度の増加による問
題がより顕在化する可能性がある。
ャパシタの形成工程において、前記タンタルオキシナイ
トライドの前処理工程はＳｉ−Ｎ結合の効果を増大させ
るためにプラズマを励起状態で進行するところ、このプ
ラズマによる温度の増加によって低圧化学気象蒸着法
（ＬＰＣＶＤ）で蒸着するタンタルオキシナイトライド
膜がウエハーによって不均一に蒸着されて、工程の条件
を合わせることが困難である問題がある。特に、タンタ
ルオキシナイトライドは４５０℃以下の低温で蒸着しな
ければならないので、前述のような温度の増加による問
題がより顕在化する可能性がある。
【００１１】また、前記ＭＰＳのドーピング段階とタン
タルオキシナイトライドの前処理工程の中で、窒化膜の
処理段階との間のクリーニングの工程時、前記ＭＰＳド
ーピング処理でハイドーピングされた燐Ｐが除去されて
下部電極に含まれた燐Ｐの濃度が減少し、デプレッショ
ン発生の可能性もあり、生成されるキャパシタの静電容
量が減少する問題点がある。
タルオキシナイトライドの前処理工程の中で、窒化膜の
処理段階との間のクリーニングの工程時、前記ＭＰＳド
ーピング処理でハイドーピングされた燐Ｐが除去されて
下部電極に含まれた燐Ｐの濃度が減少し、デプレッショ
ン発生の可能性もあり、生成されるキャパシタの静電容
量が減少する問題点がある。
【００１２】したがって、前述の問題点を解決するため
の本発明の目的は、タンタルオキシナイトライド膜の前
処理段階である窒化膜の形成段階と同じチャンバでＭＰ
Ｓのドーピング段階を一緒に(in-situ)実施することに
よって、クリーニングの過程で生じる燐Ｐ濃度の減少を
防いで、キャパシタの静電容量を増加させ、工程数を減
少させて収率を向上させることができるキャパシタの形
成方法を提供することにある。
の本発明の目的は、タンタルオキシナイトライド膜の前
処理段階である窒化膜の形成段階と同じチャンバでＭＰ
Ｓのドーピング段階を一緒に(in-situ)実施することに
よって、クリーニングの過程で生じる燐Ｐ濃度の減少を
防いで、キャパシタの静電容量を増加させ、工程数を減
少させて収率を向上させることができるキャパシタの形
成方法を提供することにある。
【００１３】
【課題を解決するための手段】前述の目的を達成するた
めに、本発明のタンタルオキシナイトライドを利用した
キャパシタの形成方法は、アンドープシリコン、ロード
ーピングシリコン、またはドープ／アンドープシリコン
を用いて下部電極を形成する段階と、前記形成された下
部電極に対してウェットまたはドライエッチングを進行
して、シリコンソースを含む気体を使用して準安定ポリ
シリコン（ＭＰＳ：メタステーブルポリシリコン）を形
成する段階と、前記ＭＰＳの形成段階の後にＰが含まれ
た混合気体を使用してＭＰＳドーピングを実施する段階
と、前記ＭＰＳドーピングの工程が行われた同じチャン
バ内でタンタルオキシナイトライドの前処理で窒化膜を
蒸着する段階と、前記窒化膜上にタンタルが含まれた化
学蒸気を使用してタンタルオキシナイトライド薄膜を蒸
着する段階と、前記タンタルオキシナイトライド薄膜の
蒸着段階後に前記薄膜の表面を窒化、または窒酸化させ
てタンタルオキシナイトライドの後処理を実施する段階
と、前記結果物の上部に金属層を積層して上部電極を形
成する段階とを含むことを特徴とする。
めに、本発明のタンタルオキシナイトライドを利用した
キャパシタの形成方法は、アンドープシリコン、ロード
ーピングシリコン、またはドープ／アンドープシリコン
を用いて下部電極を形成する段階と、前記形成された下
部電極に対してウェットまたはドライエッチングを進行
して、シリコンソースを含む気体を使用して準安定ポリ
シリコン（ＭＰＳ：メタステーブルポリシリコン）を形
成する段階と、前記ＭＰＳの形成段階の後にＰが含まれ
た混合気体を使用してＭＰＳドーピングを実施する段階
と、前記ＭＰＳドーピングの工程が行われた同じチャン
バ内でタンタルオキシナイトライドの前処理で窒化膜を
蒸着する段階と、前記窒化膜上にタンタルが含まれた化
学蒸気を使用してタンタルオキシナイトライド薄膜を蒸
着する段階と、前記タンタルオキシナイトライド薄膜の
蒸着段階後に前記薄膜の表面を窒化、または窒酸化させ
てタンタルオキシナイトライドの後処理を実施する段階
と、前記結果物の上部に金属層を積層して上部電極を形
成する段階とを含むことを特徴とする。
【００１４】前記ＭＰＳの形成段階、ＭＰＳドーピング
段階、窒化膜の蒸着段階及びタンタルオキシナイトライ
ド薄膜の蒸着段階は、同一のシステム内で進行すること
が好適である。
段階、窒化膜の蒸着段階及びタンタルオキシナイトライ
ド薄膜の蒸着段階は、同一のシステム内で進行すること
が好適である。
【００１５】前記下部電極に対するウェットまたはドラ
イエッチングは、ハイドロフローライド（ＨＦ）が含ま
れた気体を使用して進行することが好適である。
イエッチングは、ハイドロフローライド（ＨＦ）が含ま
れた気体を使用して進行することが好適である。
【００１６】前記ハイドロフローライドが含まれた気体
は、ハイドロフローライド（ＨＦ）／水蒸気(Ｈ2Ｏ)、
ハイドロフローライド（ＨＦ）／過酸化水素(Ｈ2Ｏ2)、
ＢＯＥ、ハイドロフローライド（ＨＦ）／アセト酸（Ｃ
Ｈ3ＣＯＯＨ）／二酸化窒素（ＮＯ2）からなるグループ
から選択されたいずれかであることが好適である。
は、ハイドロフローライド（ＨＦ）／水蒸気(Ｈ2Ｏ)、
ハイドロフローライド（ＨＦ）／過酸化水素(Ｈ2Ｏ2)、
ＢＯＥ、ハイドロフローライド（ＨＦ）／アセト酸（Ｃ
Ｈ3ＣＯＯＨ）／二酸化窒素（ＮＯ2）からなるグループ
から選択されたいずれかであることが好適である。
【００１７】前記ＭＰＳの形成段階に使用するシリコン
ソースを含む気体は、ＳｉＨ4、Ｓｉ2Ｈ6、ＳｉＨ2Ｃｌ
2からなるグループから選択されたいずれかであること
を特徴とする。
ソースを含む気体は、ＳｉＨ4、Ｓｉ2Ｈ6、ＳｉＨ2Ｃｌ
2からなるグループから選択されたいずれかであること
を特徴とする。
【００１８】前記ＭＰＳのドーピング工程は、１．０×
１０-3乃至５００Ｔｏｒｒの圧力、５００乃至１０００
℃の温度下で行うことが好適である。
１０-3乃至５００Ｔｏｒｒの圧力、５００乃至１０００
℃の温度下で行うことが好適である。
【００１９】前記燐Ｐが含まれた気体は、ＰＨ3が含ま
れた混合気体とすることが好適である。
れた混合気体とすることが好適である。
【００２０】前記ＰＨ3が含まれた混合気体は、ＰＨ３
／Ｎ2、ＰＨ3／Ｈ2、ＰＨ３／Ａｒ、ＰＨ3／ＳｉＨ4か
らなるグループから選択されたいずれかとすることが好
適である。
／Ｎ2、ＰＨ3／Ｈ2、ＰＨ３／Ａｒ、ＰＨ3／ＳｉＨ4か
らなるグループから選択されたいずれかとすることが好
適である。
【００２１】前記窒化膜の蒸着段階は、アンモニア(Ｎ
Ｈ3)気体を使用して進行することが好適である。
Ｈ3)気体を使用して進行することが好適である。
【００２２】前記窒化膜の蒸着段階は、０．１乃至２０
０Ｔｏｒｒの圧力、６００乃至８５０℃の温度下で行う
ことが好適である。
０Ｔｏｒｒの圧力、６００乃至８５０℃の温度下で行う
ことが好適である。
【００２３】前記タンタルを含む化学蒸気は、蒸発され
たタンタルエチルレートとすることが好適である。
たタンタルエチルレートとすることが好適である。
【００２４】前記タンタルオキシナイトライドの後処理
工程は、ＮＨ3またはＮ2／Ｈ2雰囲気下で表面を窒化さ
せたり、ＮＯ2またはＯ2雰囲気下で(窒)酸化させること
によって進行することが好適である。
工程は、ＮＨ3またはＮ2／Ｈ2雰囲気下で表面を窒化さ
せたり、ＮＯ2またはＯ2雰囲気下で(窒)酸化させること
によって進行することが好適である。
【００２５】また、前記タンタルオキシナイトライドの
後処理工程は、プラズマを用いて、２００乃至６００℃
の温度下で行うことが好適である。
後処理工程は、プラズマを用いて、２００乃至６００℃
の温度下で行うことが好適である。
【００２６】前記上部電極は、ポリシリコン、チタニウ
ムナイトライド（ＴｉＮ）、タンタルナイトライド（Ｔ
ａＮ）、タングステン（Ｗ）、タングステンナイトライ
ド（ＷＮ）、タングステンシリサイド（ＷＳｉ）、ルテ
ニウム（Ｒｕ）、ルテニウムオキサイド（ＲｕＯ2）、
イリジウム（Ｉｒ）、イリジウムオキサイド（Ｉｒ
Ｏ2）白金（Ｐｔ）からなるグループから選択されたい
ずれかを単独でまたは積層構造で蒸着して形成すること
が好適である。
ムナイトライド（ＴｉＮ）、タンタルナイトライド（Ｔ
ａＮ）、タングステン（Ｗ）、タングステンナイトライ
ド（ＷＮ）、タングステンシリサイド（ＷＳｉ）、ルテ
ニウム（Ｒｕ）、ルテニウムオキサイド（ＲｕＯ2）、
イリジウム（Ｉｒ）、イリジウムオキサイド（Ｉｒ
Ｏ2）白金（Ｐｔ）からなるグループから選択されたい
ずれかを単独でまたは積層構造で蒸着して形成すること
が好適である。
【００２７】
【発明の実施の形態】以下、図面を参照しながら本発明
の好ましい実施の形態について説明する。図１乃至図５
は本発明に係るタンタルオキシナイトライドキャパシタ
の形成方法を順次に示す図である。
の好ましい実施の形態について説明する。図１乃至図５
は本発明に係るタンタルオキシナイトライドキャパシタ
の形成方法を順次に示す図である。
【００２８】本発明に係るキャパシタの形成工程は、ま
ず図１に示すように基板１０上に下部電極１００を形成
する。この下部電極１００は前述したようにＭＰＳの成
長が可能なアンドープシリコン、ロードーピングシリコ
ン、ドープ／アンドープシリコンなどを使用する。この
時、電極で使われる薄膜はＳｉＨ4、Ｓｉ2Ｈ6、ＳｉＨ2
Ｃｌ2などのシリコンソースを含む気体とＰＨ3が含まれ
ているＰＨ3／Ｎ2、ＰＨ3／Ｈｅ、ＰＨ3／ＳｉＨ4、Ｐ
Ｈ3／Ａｒ等の気体を使用して５６０℃以下の温度で蒸
着される非晶質のシリコン膜である。これらの気体の使
用量や圧力などの条件は選択的な多結晶シリコンの成長
技術(ＭＰＳの成長技術)に合わせて適切に調整すること
ができる。
ず図１に示すように基板１０上に下部電極１００を形成
する。この下部電極１００は前述したようにＭＰＳの成
長が可能なアンドープシリコン、ロードーピングシリコ
ン、ドープ／アンドープシリコンなどを使用する。この
時、電極で使われる薄膜はＳｉＨ4、Ｓｉ2Ｈ6、ＳｉＨ2
Ｃｌ2などのシリコンソースを含む気体とＰＨ3が含まれ
ているＰＨ3／Ｎ2、ＰＨ3／Ｈｅ、ＰＨ3／ＳｉＨ4、Ｐ
Ｈ3／Ａｒ等の気体を使用して５６０℃以下の温度で蒸
着される非晶質のシリコン膜である。これらの気体の使
用量や圧力などの条件は選択的な多結晶シリコンの成長
技術(ＭＰＳの成長技術)に合わせて適切に調整すること
ができる。
【００２９】次に、形成された下部電極１００に対して
ＨＦ／Ｈ2Ｏ、ＨＦ／Ｈ2Ｏ2、ＢＯＥ、ＨＦ／ＣＨ３Ｃ
ＯＯＨ／ＮＯ2などの混合気体を使用してウェット／ド
ライエッチングを実施し、これを１．０Ｅ−２Ｔｏｒｒ
以下の圧力が維持される空間に保管しながら、５．０Ｅ
−４Ｔｏｒｒ以下の圧力、７００℃以上の温度下でシリ
コンソースを含んだＳｉＨ4、Ｓｉ2Ｈ6、ＳｉＨ2Ｃｌ2
を使用して前記結果物の上部にＭＰＳを形成する(ＭＰ
Ｓの形成段階)。但し、形成されたＭＰＳは本発明の特
徴とは直接的な関係がないため図示していない。
ＨＦ／Ｈ2Ｏ、ＨＦ／Ｈ2Ｏ2、ＢＯＥ、ＨＦ／ＣＨ３Ｃ
ＯＯＨ／ＮＯ2などの混合気体を使用してウェット／ド
ライエッチングを実施し、これを１．０Ｅ−２Ｔｏｒｒ
以下の圧力が維持される空間に保管しながら、５．０Ｅ
−４Ｔｏｒｒ以下の圧力、７００℃以上の温度下でシリ
コンソースを含んだＳｉＨ4、Ｓｉ2Ｈ6、ＳｉＨ2Ｃｌ2
を使用して前記結果物の上部にＭＰＳを形成する(ＭＰ
Ｓの形成段階)。但し、形成されたＭＰＳは本発明の特
徴とは直接的な関係がないため図示していない。
【００３０】前記過程を経てから、１．０Ｅ−３（１．
０×１０-3）乃至５００Ｔｏｒｒの圧力、５００乃至１
０００℃の温度下でＰＨ3が含まれているＰＨ3／Ｎ2、
ＰＨ3／Ｈ2、ＰＨ3／ＳｉＨ4、ＰＨ3／Ａｒなどの気体
を使用してＰドーピングを実施する（ＭＰＳのドーピン
グ段階）。図２は前記ＭＰＳのドーピングが進行された
下部電極を示す。
０×１０-3）乃至５００Ｔｏｒｒの圧力、５００乃至１
０００℃の温度下でＰＨ3が含まれているＰＨ3／Ｎ2、
ＰＨ3／Ｈ2、ＰＨ3／ＳｉＨ4、ＰＨ3／Ａｒなどの気体
を使用してＰドーピングを実施する（ＭＰＳのドーピン
グ段階）。図２は前記ＭＰＳのドーピングが進行された
下部電極を示す。
【００３１】続いて、前記過程が進行される同じチャン
バ内で、ＮＨ3気体を使用して圧力０．１乃至２００Ｔ
ｏｒｒ、温度６００乃至８５０℃の条件下で窒化膜１０
２の処理を実施する。これによって、前記ＮＨ3が下部
電極のＳｉと反応されるようになり、下部電極の表面に
は図３に示すようにシリコン−窒素（Ｓｉ−Ｎ）の結合
が５乃至２０オングストロームの厚さで形成される(タ
ンタルオキシナイトライドの前処理段階)。
バ内で、ＮＨ3気体を使用して圧力０．１乃至２００Ｔ
ｏｒｒ、温度６００乃至８５０℃の条件下で窒化膜１０
２の処理を実施する。これによって、前記ＮＨ3が下部
電極のＳｉと反応されるようになり、下部電極の表面に
は図３に示すようにシリコン−窒素（Ｓｉ−Ｎ）の結合
が５乃至２０オングストロームの厚さで形成される(タ
ンタルオキシナイトライドの前処理段階)。
【００３２】タンタルオキシナイトライドの前処理工程
を実施した後、タンタルエチルレートのようなタンタル
化合物をＭＦＣ（マスフローコントローラ：mass flow
controller)のような流量調節機によって定量を蒸発
機または蒸発管に供給する。次に、一定量を１５０乃至
２００℃の温度範囲で蒸発させてタンタル成分の化学蒸
気を得て、前記化学蒸気及び反応気体の過剰のＯ2気体
とＮＨ3気体を１０乃至１０００ｓｃｃｍの範囲内の流
量で各々定量して供給する。続いて、３００−６００℃
のＬＰＣＶＤチャンバ内で表面反応させれば、図４に示
すように非晶質のタンタルオキシナイトライドの薄膜１
０４が形成される(タンタルオキシナイトライド薄膜の
形成段階)。
を実施した後、タンタルエチルレートのようなタンタル
化合物をＭＦＣ（マスフローコントローラ：mass flow
controller)のような流量調節機によって定量を蒸発
機または蒸発管に供給する。次に、一定量を１５０乃至
２００℃の温度範囲で蒸発させてタンタル成分の化学蒸
気を得て、前記化学蒸気及び反応気体の過剰のＯ2気体
とＮＨ3気体を１０乃至１０００ｓｃｃｍの範囲内の流
量で各々定量して供給する。続いて、３００−６００℃
のＬＰＣＶＤチャンバ内で表面反応させれば、図４に示
すように非晶質のタンタルオキシナイトライドの薄膜１
０４が形成される(タンタルオキシナイトライド薄膜の
形成段階)。
【００３３】以後、ｉｎ−ｓｉｔｕまたはｅｘ−ｓｉｔ
ｕでプラズマを用いて２００乃至６００℃、ＮＨ3(また
はＮ2／Ｈ2)雰囲気で表面を窒化させたり、ＮＯ2(また
はＯ2)雰囲気で窒酸化させて界面のミクロ割れ及びピン
ホールのような構造的な欠陥を補強して均質度が向上す
るようになる。特に、非晶質のタンタルオキシナイトラ
イドの薄膜を蒸着した後、ＲＴＰ(ラピッドサーマルプ
ロセス：rapid thermal process)または電気炉を利用
して、６５０−９５０℃、ＮＨ3雰囲気(またはN 2／
Ｈ2、ＮＯ2、Ｏ2)で３０秒乃至１２０分間、窒化させた
り酸化させる過程を経て結晶化を同時に誘導できる(タ
ンタルオキシナイトライドの後処理段階)。
ｕでプラズマを用いて２００乃至６００℃、ＮＨ3(また
はＮ2／Ｈ2)雰囲気で表面を窒化させたり、ＮＯ2(また
はＯ2)雰囲気で窒酸化させて界面のミクロ割れ及びピン
ホールのような構造的な欠陥を補強して均質度が向上す
るようになる。特に、非晶質のタンタルオキシナイトラ
イドの薄膜を蒸着した後、ＲＴＰ(ラピッドサーマルプ
ロセス：rapid thermal process)または電気炉を利用
して、６５０−９５０℃、ＮＨ3雰囲気(またはN 2／
Ｈ2、ＮＯ2、Ｏ2)で３０秒乃至１２０分間、窒化させた
り酸化させる過程を経て結晶化を同時に誘導できる(タ
ンタルオキシナイトライドの後処理段階)。
【００３４】この後処理段階を実施した後に、図５に示
すように、上部電極１０６を形成して本発明に係るキャ
パシタを完成する。前記上部電極１０６は前述したよう
にポリシリコン、チタニウムナイトライド（ＴｉＮ）、
タンタルナイトライド（ＴａＮ）、タングステン
（Ｗ）、タングステンナイトライド（ＷＮ）、タングス
テンシリサイド（ＷＳｉ）、ルテニウム（Ｒｕ）、ルテ
ニウムオキサイド（ＲｕＯ2）、イリジウム（Ｉｒ）、
イリジウムオキサイド（ＩｒＯ2）、白金（Ｐｔ）の中
でいずれかを単独または積層構造で蒸着して形成できる
(上部電極の形成段階)。
すように、上部電極１０６を形成して本発明に係るキャ
パシタを完成する。前記上部電極１０６は前述したよう
にポリシリコン、チタニウムナイトライド（ＴｉＮ）、
タンタルナイトライド（ＴａＮ）、タングステン
（Ｗ）、タングステンナイトライド（ＷＮ）、タングス
テンシリサイド（ＷＳｉ）、ルテニウム（Ｒｕ）、ルテ
ニウムオキサイド（ＲｕＯ2）、イリジウム（Ｉｒ）、
イリジウムオキサイド（ＩｒＯ2）、白金（Ｐｔ）の中
でいずれかを単独または積層構造で蒸着して形成できる
(上部電極の形成段階)。
【００３５】
【発明の効果】以上のように、本発明に係るタンタルオ
キシナイトライドキャパシタの形成方法においては、Ｍ
ＰＳのドーピング段階とタンタルオキシナイトライドの
前処理段階が同じチャンバ内で（Ｉｎ−ｓｉｔｕ）進行
するために、クリーニングによる下部電極の表面のP濃
度の減少を防止することができ、キャパシタの静電容量
が増加する。また、クリーニングによるＭＰＳ粒子の破
れ現象を防止でき、ＭＰＳ子によるセル間のブリッジを
防いで素子のビットフェイルを減少させることができ
る。
キシナイトライドキャパシタの形成方法においては、Ｍ
ＰＳのドーピング段階とタンタルオキシナイトライドの
前処理段階が同じチャンバ内で（Ｉｎ−ｓｉｔｕ）進行
するために、クリーニングによる下部電極の表面のP濃
度の減少を防止することができ、キャパシタの静電容量
が増加する。また、クリーニングによるＭＰＳ粒子の破
れ現象を防止でき、ＭＰＳ子によるセル間のブリッジを
防いで素子のビットフェイルを減少させることができ
る。
【００３６】さらに、本発明ではＭＰＳの形成段階から
タンタルオキシナイトライド薄膜の形成段階まで同じシ
ステム内で一括して行うので、装備投資及び工程時間を
減少させて生産性を向上させることができる。
タンタルオキシナイトライド薄膜の形成段階まで同じシ
ステム内で一括して行うので、装備投資及び工程時間を
減少させて生産性を向上させることができる。
【図１】 下部電極を形成し、その上部にＭＰＳを形成
した後の結果物を示す断面図である。
した後の結果物を示す断面図である。
【図２】 図１の結果物に対してＭＰＳのドーピングを
実施した後の結果物を示す断面図である。
実施した後の結果物を示す断面図である。
【図３】 タンタルオキシナイトライドの前処理段階
で、窒化膜の蒸着段階を実施した後の結果物を示す断面
図である。
で、窒化膜の蒸着段階を実施した後の結果物を示す断面
図である。
【図４】 図３の結果物の上部にタンタルオキシナイト
ライド薄膜を蒸着した後の結果物を示す断面図である。
ライド薄膜を蒸着した後の結果物を示す断面図である。
【図５】 図４の結果物の上部に上部電極を形成して完
成されたタンタルオキシナイトライドキャパシタを示す
図断面である。
成されたタンタルオキシナイトライドキャパシタを示す
図断面である。
１００ 下部電極、１０２ 窒化膜、１０４ 薄膜、１
０６ 上部電極。
０６ 上部電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/108 Ｆターム(参考） 5E082 AB03 BC14 EE05 EE23 EE27 EE37 FG03 FG22 FG42 FG44 MM24 PP06 PP07 5F038 AC05 AC16 EZ15 EZ20 5F058 BA11 BD01 BD04 BD10 BE10 BF04 BF64 BH02 BH16 5F083 AD00 AD60 GA28 JA05 JA35 JA39 JA40 JA43 PR03 PR05 PR21 PR34
Claims (14)
- 【請求項１】 アンドープシリコン、ロードーピングシ
リコン、またはドープ／アンドープシリコンを用いて下
部電極を形成する段階と、 前記形成された下部電極に対してウェットまたはドライ
エッチングを行いシリコンソースを含む気体を使用して
準安定ポリシリコン（ＭＰＳ）を形成する段階と、 前記ＭＰＳの形成段階の後にＰが含まれた混合気体を使
用してＭＰＳドーピングを実施する段階と、 前記ＭＰＳドーピング工程が行われた同じチャンバ内で
タンタルオキシナイトライドの前処理で窒化膜を蒸着す
る段階と、 前記窒化膜上にタンタルが含まれた化学蒸気を使用して
タンタルオキシナイトライド薄膜を蒸着する段階と、 前記タンタルオキシナイトライド薄膜の蒸着段階後に前
記薄膜の表面を窒化、または窒酸化させてタンタルオキ
シナイトライドの後処理を実施する段階と、 前記結果物の上部に金属層を積層して上部電極を形成す
る段階と、 を含むことを特徴とするタンタルオキシナイトライドを
利用したキャパシタの形成方法。 - 【請求項２】 前記ＭＰＳの形成段階、ＭＰＳドーピン
グ段階、窒化膜の蒸着段階及びタンタルオキシナイトラ
イド薄膜の蒸着段階は、同一のシステム内で進行するこ
とを特徴とする請求項１に記載のタンタルオキシナイト
ライドキャパシタの形成方法。 - 【請求項３】 前記下部電極に対するウェットまたはド
ライエッチングは、ハイドロフローライド（ＨＦ）が含
まれた気体を使用して行うことを特徴とする請求項１、
２のいずれかに記載のタンタルオキシナイトライドキャ
パシタの形成方法。 - 【請求項４】 前記ハイドロフローライドが含まれた気
体は、ハイドロフローライド（ＨＦ）／水蒸気（Ｈ
2Ｏ）、ハイドロフローライド（ＨＦ）／過酸化水素(Ｈ
2Ｏ2)、ＢＯＥ、ハイドロフローライド（ＨＦ）／アセ
ト酸（ＣＨ3ＣＯＯＨ）／二酸化窒素（ＮＯ2）からなる
グループから選択されたいずれかであることを特徴とす
る請求項３に記載のタンタルオキシナイトライドキャパ
シタの形成方法。 - 【請求項５】 前記ＭＰＳの形成段階に使用するシリコ
ンソースを含む気体は、ＳｉＨ4、Ｓｉ2Ｈ6、ＳｉＨ2Ｃ
ｌ2からなるグループから選択されたいずれかであるこ
とを特徴とする請求項１、２のいずれかに記載のタンタ
ルオキシナイトライドキャパシタの形成方法。 - 【請求項６】 前記ＭＰＳのドーピング工程は、１．０
×１０-3ないし５００Ｔｏｒｒの圧力、５００乃至１０
００℃の温度下で行うことを特徴とする請求項１、２の
いずれかに記載のタンタルオキシナイトライドキャパシ
タの形成方法。 - 【請求項７】 前記Ｐが含まれた気体は、ＰＨ3が含ま
れた混合気体であることを特徴とする請求項１、２のい
ずれかに記載のタンタルオキシナイトライドキャパシタ
の形成方法。 - 【請求項８】 前記ＰＨ3が含まれた混合気体は、ＰＨ3
／Ｎ2、ＰＨ0／Ｈ2、ＰＨ3／Ａｒ、ＰＨ3／ＳｉＨ4から
なるグループから選択されたいずれかであることを特徴
とする請求項７に記載のタンタルオキシナイトライドキ
ャパシタの形成方法。 - 【請求項９】 前記窒化膜の蒸着段階は、アンモニア
(ＮＨ3)気体を使用して行うことを特徴とする請求項
１、２のいずれかに記載のタンタルオキシナイトライド
キャパシタの形成方法。 - 【請求項１０】 前記窒化膜の蒸着段階は、０．１乃至
２００Ｔｏｒｒの圧力、６００乃至８５０℃の温度下で
行うことを特徴とする請求項９に記載のタンタルオキシ
ナイトライドキャパシタの形成方法。 - 【請求項１１】 前記タンタルを含む化学蒸気は、蒸発
されたタンタルエチルレートであることを特徴とする請
求項１、２のいずれかに記載のタンタルオキシナイトラ
イドキャパシタの形成方法。 - 【請求項１２】 前記タンタルオキシナイトライドの後
処理工程は、ＮＨ3またはＮ2／Ｈ2雰囲気下で表面を窒
化させたり、ＮＯ2またはＯ2雰囲気下で酸化させること
によって行うことを特徴とする請求項１、２のいずれか
に記載のタンタルオキシナイトライドキャパシタの形成
方法。 - 【請求項１３】 前記タンタルオキシナイトライドの後
処理工程は、プラズマを用いて、２００乃至６００℃の
温度下で行うことを特徴とする請求項１２に記載のタン
タルオキシナイトライドキャパシタの形成方法。 - 【請求項１４】 前記上部電極は、ポリシリコン、チタ
ニウムナイトライド（ＴｉＮ）、タンタルナイトライド
（ＴａＮ）、タングステン（Ｗ）、タングステンナイト
ライド（ＷＮ）、タングステンシリサイド（ＷＳｉ）、
ルテニウム（ＲＵ）、ルテニウムオキサイド(Ｒｕ
Ｏ2)、イリジウム（Ｉｒ）、イリジウムオキサイド（Ｉ
ｒＯ2）、白金（Ｐｔ）からなるグループから選択され
たいずれかを単独でまたは積層構造で蒸着して形成する
ことを特徴とする請求項１、２のいずれかに記載のタン
タルオキシナイトライドキャパシタの形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000080483A KR20020051062A (ko) | 2000-12-22 | 2000-12-22 | 탄탈륨 옥시 나이트라이드 캐퍼시터의 형성 방법 |
| KR2000-080483 | 2000-12-22 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002319521A true JP2002319521A (ja) | 2002-10-31 |
Family
ID=19703479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001386613A Pending JP2002319521A (ja) | 2000-12-22 | 2001-12-19 | タンタルオキシナイトライドキャパシタの形成方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6852136B2 (ja) |
| JP (1) | JP2002319521A (ja) |
| KR (1) | KR20020051062A (ja) |
| TW (1) | TWI263247B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6852136B2 (en) * | 2000-12-22 | 2005-02-08 | Hynix Semiconductor Inc. | Method for manufacturing tantalum oxy nitride capacitors |
| JP2005286302A (ja) * | 2004-03-30 | 2005-10-13 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100474538B1 (ko) * | 2002-07-15 | 2005-03-10 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성 방법 |
| KR100541675B1 (ko) * | 2003-04-30 | 2006-01-11 | 주식회사 하이닉스반도체 | 유전막 형성 방법 |
| KR100559136B1 (ko) * | 2003-08-18 | 2006-03-10 | 동부아남반도체 주식회사 | 반도체 소자의 캐패시터 및 그 제조 방법 |
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| CN103084196B (zh) * | 2012-12-31 | 2014-06-18 | 北京科技大学 | 钽基分级结构空心纳米光催化材料制备方法及其应用 |
| US9685406B1 (en) | 2016-04-18 | 2017-06-20 | International Business Machines Corporation | Selective and non-selective barrier layer wet removal |
| US10431464B2 (en) | 2016-10-17 | 2019-10-01 | International Business Machines Corporation | Liner planarization-free process flow for fabricating metallic interconnect structures |
| US9917137B1 (en) | 2017-01-11 | 2018-03-13 | International Business Machines Corporation | Integrated magnetic tunnel junction (MTJ) in back end of line (BEOL) interconnects |
| US10672653B2 (en) | 2017-12-18 | 2020-06-02 | International Business Machines Corporation | Metallic interconnect structures with wrap around capping layers |
| US10741748B2 (en) | 2018-06-25 | 2020-08-11 | International Business Machines Corporation | Back end of line metallization structures |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2611466B2 (ja) * | 1990-01-12 | 1997-05-21 | 日本電気株式会社 | 容量絶縁膜の形成方法 |
| JPH0521744A (ja) * | 1991-07-10 | 1993-01-29 | Sony Corp | 半導体記憶装置のキヤパシタおよびその製造方法 |
| US5631188A (en) | 1995-12-27 | 1997-05-20 | Taiwan Semiconductor Manufacturing Company Ltd. | Low voltage coefficient polysilicon capacitor |
| US5707599A (en) * | 1996-02-13 | 1998-01-13 | Santiam Electroactive Materials | Process for purifying tantalum oxide and other metal oxides |
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- 2000-12-22 KR KR1020000080483A patent/KR20020051062A/ko not_active Application Discontinuation
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2001
- 2001-12-07 TW TW090130330A patent/TWI263247B/zh not_active IP Right Cessation
- 2001-12-12 US US10/021,322 patent/US6852136B2/en not_active Expired - Fee Related
- 2001-12-19 JP JP2001386613A patent/JP2002319521A/ja active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| US20020095756A1 (en) | 2002-07-25 |
| KR20020051062A (ko) | 2002-06-28 |
| TWI263247B (en) | 2006-10-01 |
| US6852136B2 (en) | 2005-02-08 |
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