JPH0521744A - 半導体記憶装置のキヤパシタおよびその製造方法 - Google Patents
半導体記憶装置のキヤパシタおよびその製造方法Info
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- JPH0521744A JPH0521744A JP3197240A JP19724091A JPH0521744A JP H0521744 A JPH0521744 A JP H0521744A JP 3197240 A JP3197240 A JP 3197240A JP 19724091 A JP19724091 A JP 19724091A JP H0521744 A JPH0521744 A JP H0521744A
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- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
(57)【要約】
【目的】 本発明は、リーク電流を少なくして電荷蓄積
能力を高めた半導体記憶装置のキャパシタを提供するこ
とを目的とする。 【構成】 半導体記憶装置として例えばダイナミックＲ
ＡＭ１１のキャパシタ１２を、蓄積ノード３１とタンタ
ルオキシナイトライド膜よりなる蓄積容量部３２とプレ
ート３３とにより形成する。上記タンタルオキシナイト
ライド膜は、ジアルキルアミノタンタルを含む反応ガス
を用いた化学的気相成長法によって製造する。
能力を高めた半導体記憶装置のキャパシタを提供するこ
とを目的とする。 【構成】 半導体記憶装置として例えばダイナミックＲ
ＡＭ１１のキャパシタ１２を、蓄積ノード３１とタンタ
ルオキシナイトライド膜よりなる蓄積容量部３２とプレ
ート３３とにより形成する。上記タンタルオキシナイト
ライド膜は、ジアルキルアミノタンタルを含む反応ガス
を用いた化学的気相成長法によって製造する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置のキャ
パシタおよびその製造方法に関する。
パシタおよびその製造方法に関する。
【０００２】
【従来の技術】ダイナミックＲＡＭの高集積化を実現す
るために種々のソフトエラー対策がなされてきた。その
対策としては、ソフトエラー雑音に対して十分なマージ
ンを確保した信号電荷量を蓄積できるように、キャパシ
タを３次元構造にして、キャパシタの表面積の増大を図
ったものがある。この構造のキャパシタでは、急峻な凹
凸部に蓄積容量部を形成するために、蓄積容量部になる
容量絶縁膜は極めて優れた段差被覆性が必要とされる。
そこで、化学的気相成長法によって高誘電材料の酸化タ
ンタル（Ｔａ2 Ｏ5 ）膜を成膜することにより、段差被
覆性に優れた蓄積容量部を形成している。この酸化タン
タル膜を形成するには、反応ガスに表面マイグレーショ
ンの大きい有機金属化合物としてメトキシタンタル〔Ｔ
ａ（ＯＣＨ3 ）5 〕またはエトキシタンタル〔Ｔａ（Ｏ
Ｃ2 Ｈ5 ）5 〕等が用いられる。さらに電源電圧を低下
させる方向に向かっている現在の半導体記憶装置では、
蓄積電荷容量の減少分を蓄積容量部の薄膜化によって補
っている。または、蓄積容量部に対してアンモニア（Ｎ
Ｈ3 ）プラズマ処理を行って、蓄積容量部に窒素を導入
する方法が行われている。
るために種々のソフトエラー対策がなされてきた。その
対策としては、ソフトエラー雑音に対して十分なマージ
ンを確保した信号電荷量を蓄積できるように、キャパシ
タを３次元構造にして、キャパシタの表面積の増大を図
ったものがある。この構造のキャパシタでは、急峻な凹
凸部に蓄積容量部を形成するために、蓄積容量部になる
容量絶縁膜は極めて優れた段差被覆性が必要とされる。
そこで、化学的気相成長法によって高誘電材料の酸化タ
ンタル（Ｔａ2 Ｏ5 ）膜を成膜することにより、段差被
覆性に優れた蓄積容量部を形成している。この酸化タン
タル膜を形成するには、反応ガスに表面マイグレーショ
ンの大きい有機金属化合物としてメトキシタンタル〔Ｔ
ａ（ＯＣＨ3 ）5 〕またはエトキシタンタル〔Ｔａ（Ｏ
Ｃ2 Ｈ5 ）5 〕等が用いられる。さらに電源電圧を低下
させる方向に向かっている現在の半導体記憶装置では、
蓄積電荷容量の減少分を蓄積容量部の薄膜化によって補
っている。または、蓄積容量部に対してアンモニア（Ｎ
Ｈ3 ）プラズマ処理を行って、蓄積容量部に窒素を導入
する方法が行われている。
【０００３】
【発明が解決しようとする課題】しかしながら、上記キ
ャパシタでは、蓄積容量部を薄膜化した場合に、リーク
電流が増大するので、キャパシタの電荷蓄積能力が低下
する。このため、このようなキャパシタをダイナミック
ＲＡＭの記憶容量部に用いた場合には記憶性能が低下す
る。そこで、蓄積容量部を酸化シリコン（ＳｉＯ2 ）膜
と窒化シリコン（Ｓｉ3 Ｎ4 ）膜とを積層して形成する
ことにより、リーク電流を低減する構造が提案されてい
るが、この構造のキャパシタでも、蓄積容量部の膜厚が
５０ｎｍ以下の場合には、耐圧が大きく低下し、リーク
電流の発生が多くなる。また、蓄積容量部に対してアン
モニア（ＮＨ3 ）プラズマ処理を行って窒素を導入する
方法では、十分な量の窒素を電荷蓄積部に導入すること
が困難である。このため、リーク電流を十分に低減する
ことができない。
ャパシタでは、蓄積容量部を薄膜化した場合に、リーク
電流が増大するので、キャパシタの電荷蓄積能力が低下
する。このため、このようなキャパシタをダイナミック
ＲＡＭの記憶容量部に用いた場合には記憶性能が低下す
る。そこで、蓄積容量部を酸化シリコン（ＳｉＯ2 ）膜
と窒化シリコン（Ｓｉ3 Ｎ4 ）膜とを積層して形成する
ことにより、リーク電流を低減する構造が提案されてい
るが、この構造のキャパシタでも、蓄積容量部の膜厚が
５０ｎｍ以下の場合には、耐圧が大きく低下し、リーク
電流の発生が多くなる。また、蓄積容量部に対してアン
モニア（ＮＨ3 ）プラズマ処理を行って窒素を導入する
方法では、十分な量の窒素を電荷蓄積部に導入すること
が困難である。このため、リーク電流を十分に低減する
ことができない。
【０００４】本発明は、リーク電流が少ない半導体記憶
装置のキャパシタおよびその製造方法を提供することを
目的とする。
装置のキャパシタおよびその製造方法を提供することを
目的とする。
【０００５】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされた半導体記憶装置のキャパシタおよ
びその製造方法である。すなわち、半導体記憶装置のキ
ャパシタは、蓄積ノードとプレートとの間に、タンタル
オキシナイトライド膜で蓄積容量部を形成したものであ
る。またキャパシタの製造方法は、まず基板上に蓄積ノ
ードを形成する。次いでジアルキルアミノタンタルを含
む反応ガスを用いた化学的気相成長法によって、蓄積ノ
ードの表面にタンタルオキシナイトライド膜よりなる蓄
積容量部を形成する。その後蓄積容量部の表面にプレー
トを形成する。
成するためになされた半導体記憶装置のキャパシタおよ
びその製造方法である。すなわち、半導体記憶装置のキ
ャパシタは、蓄積ノードとプレートとの間に、タンタル
オキシナイトライド膜で蓄積容量部を形成したものであ
る。またキャパシタの製造方法は、まず基板上に蓄積ノ
ードを形成する。次いでジアルキルアミノタンタルを含
む反応ガスを用いた化学的気相成長法によって、蓄積ノ
ードの表面にタンタルオキシナイトライド膜よりなる蓄
積容量部を形成する。その後蓄積容量部の表面にプレー
トを形成する。
【０００６】
【作用】上記構成の半導体記憶装置のキャパシタでは、
蓄積容量部をタンタルオキシナイトライド膜で形成した
ことにより、蓄積容量部の誘電率が高まるので蓄積電荷
の漏洩が減少して、リーク電流が少なくなる。また上記
製造方法では、表面マイグレーションの大きい有機金属
系のジアルキルアミノタンタルを含む反応ガスを用いた
化学的気相成長法により、タンタルオキシナイトライド
膜を形成した。このため、形成されたタンタルオキシナ
イトライド膜は、従来の酸化タンタル膜と同等の段差被
覆性を有するので、蓄積ノードの急峻な段差部も十分に
被覆する。
蓄積容量部をタンタルオキシナイトライド膜で形成した
ことにより、蓄積容量部の誘電率が高まるので蓄積電荷
の漏洩が減少して、リーク電流が少なくなる。また上記
製造方法では、表面マイグレーションの大きい有機金属
系のジアルキルアミノタンタルを含む反応ガスを用いた
化学的気相成長法により、タンタルオキシナイトライド
膜を形成した。このため、形成されたタンタルオキシナ
イトライド膜は、従来の酸化タンタル膜と同等の段差被
覆性を有するので、蓄積ノードの急峻な段差部も十分に
被覆する。
【０００７】
【実施例】本発明の実施例を図１に示す概略構成断面図
により説明する。図では、半導体記憶装置としてダイナ
ミックＲＡＭ（以下ＤＲＡＭと記す）１１の３次元構造
のキャパシタ１２を示す。図に示すように、基板１０の
上面側には、複数のトランジスタ１３，１４とともにワ
ード線１５，１６が形成され、さらにトランジスタ１
３，１４およびワード線１５，１６を被覆する状態に層
間絶縁膜１７が形成されている。層間絶縁膜１７には、
トランジスタ１３，１４のソース・ドレイン拡散層１
８，１９に接続するコンタクトホール２０，２１が形成
されている。
により説明する。図では、半導体記憶装置としてダイナ
ミックＲＡＭ（以下ＤＲＡＭと記す）１１の３次元構造
のキャパシタ１２を示す。図に示すように、基板１０の
上面側には、複数のトランジスタ１３，１４とともにワ
ード線１５，１６が形成され、さらにトランジスタ１
３，１４およびワード線１５，１６を被覆する状態に層
間絶縁膜１７が形成されている。層間絶縁膜１７には、
トランジスタ１３，１４のソース・ドレイン拡散層１
８，１９に接続するコンタクトホール２０，２１が形成
されている。
【０００８】上記コンタクトホール２０，２１の内部を
含む層間絶縁膜１７の上面には、キャパシタ１２が形成
されている。キャパシタ１２は、上記コンタクトホール
２０，２１を介してソース・ドレイン拡散層１８，１９
に接続する蓄積ノード３１と、蓄積ノード３１の表面に
形成したタンタルオキシナイトライド（以下ＴａＯｘＮ
ｙと記す。なおｘは任意に設定され、ｙは０．１ｘない
しｘの範囲で設定される）膜よりなる蓄積容量部３２
と、蓄積容量部３２の表面に形成したプレート３３とに
よりなる。上記蓄積ノード３１とプレート３３とはとも
にポリシリコン（以下ｐｏｌｙ−Ｓｉと記す）で形成さ
れる。
含む層間絶縁膜１７の上面には、キャパシタ１２が形成
されている。キャパシタ１２は、上記コンタクトホール
２０，２１を介してソース・ドレイン拡散層１８，１９
に接続する蓄積ノード３１と、蓄積ノード３１の表面に
形成したタンタルオキシナイトライド（以下ＴａＯｘＮ
ｙと記す。なおｘは任意に設定され、ｙは０．１ｘない
しｘの範囲で設定される）膜よりなる蓄積容量部３２
と、蓄積容量部３２の表面に形成したプレート３３とに
よりなる。上記蓄積ノード３１とプレート３３とはとも
にポリシリコン（以下ｐｏｌｙ−Ｓｉと記す）で形成さ
れる。
【０００９】上記構成のキャパシタ１２は、蓄積容量部
３２をＴａＯｘＮｙ膜で形成したことにより、膜中に窒
素が含まれるので、従来のように酸化タンタル（Ｔａ2
Ｏ5 ）膜で形成した蓄積容量部よりも誘電率が高くな
る。このため、蓄積容量部３２のリーク電流が低減され
る。
３２をＴａＯｘＮｙ膜で形成したことにより、膜中に窒
素が含まれるので、従来のように酸化タンタル（Ｔａ2
Ｏ5 ）膜で形成した蓄積容量部よりも誘電率が高くな
る。このため、蓄積容量部３２のリーク電流が低減され
る。
【００１０】次に、蓄積容量部３２を、ＴａＯｘＮｙ
膜，Ｔａ2 Ｏ5 膜または窒化シリコン（Ｓｉ3 Ｎ4 ）膜
と酸化シリコン（ＳｉＯ2 ）膜とを積層してなる膜で形
成した各場合について、キャパシタ１２の耐圧評価を行
った。評価方法は、まずシリコン基板の上面に薄い酸化
膜を形成し、次いで薄い酸化膜の上面に５０ｎｍの厚さ
の蓄積容量部３２を形成し、続いて蓄積容量部３２の上
面にｐｏｌｙ−Ｓｉ膜パターンを形成する。そして、各
蓄積容量部のリーク電流が１０-6Ａ／ｃｍ2 になるとき
の薄い酸化膜の耐圧と薄い酸化膜の膜厚との関係を調べ
た。この結果を図２により説明する。図では、縦軸が薄
い酸化膜の耐圧を示し、横軸が薄い酸化膜の膜厚を示
す。図に示す如く、同じ厚さの薄い酸化膜では、Ｔａ2
Ｏ5 膜の耐圧またはＳｉ3 Ｎ4 膜とＳｉＯ2 膜との積層
膜の耐圧よりもＴａＯｘＮｙ膜の耐圧のほうが高くな
る。したがって、ＴａＯｘＮｙ膜は、他の膜と比較して
リーク電流が少ないことが確認された。
膜，Ｔａ2 Ｏ5 膜または窒化シリコン（Ｓｉ3 Ｎ4 ）膜
と酸化シリコン（ＳｉＯ2 ）膜とを積層してなる膜で形
成した各場合について、キャパシタ１２の耐圧評価を行
った。評価方法は、まずシリコン基板の上面に薄い酸化
膜を形成し、次いで薄い酸化膜の上面に５０ｎｍの厚さ
の蓄積容量部３２を形成し、続いて蓄積容量部３２の上
面にｐｏｌｙ−Ｓｉ膜パターンを形成する。そして、各
蓄積容量部のリーク電流が１０-6Ａ／ｃｍ2 になるとき
の薄い酸化膜の耐圧と薄い酸化膜の膜厚との関係を調べ
た。この結果を図２により説明する。図では、縦軸が薄
い酸化膜の耐圧を示し、横軸が薄い酸化膜の膜厚を示
す。図に示す如く、同じ厚さの薄い酸化膜では、Ｔａ2
Ｏ5 膜の耐圧またはＳｉ3 Ｎ4 膜とＳｉＯ2 膜との積層
膜の耐圧よりもＴａＯｘＮｙ膜の耐圧のほうが高くな
る。したがって、ＴａＯｘＮｙ膜は、他の膜と比較して
リーク電流が少ないことが確認された。
【００１１】次いで、上記キャパシタ３０の製造方法を
図３に示す製造工程図により説明する。図３に示すよう
に、通常の方法によって、基板１１上に複数のトランジ
スタ１３，１４とともにワード線１５，１６を形成す
る。さらにトランジスタ１３，１４およびワード線１
５，１６を被覆する状態に層間絶縁膜１７を形成する。
層間絶縁膜１７には、トランジスタ１３，１４のソース
・ドレイン拡散層１８，１９に接続するコンタクトホー
ル２０，２１を形成する。上記のように形成したコンタ
クトホール２０，２１の内部を含む層間絶縁膜１７上に
キャパシタ１２を形成する。
図３に示す製造工程図により説明する。図３に示すよう
に、通常の方法によって、基板１１上に複数のトランジ
スタ１３，１４とともにワード線１５，１６を形成す
る。さらにトランジスタ１３，１４およびワード線１
５，１６を被覆する状態に層間絶縁膜１７を形成する。
層間絶縁膜１７には、トランジスタ１３，１４のソース
・ドレイン拡散層１８，１９に接続するコンタクトホー
ル２０，２１を形成する。上記のように形成したコンタ
クトホール２０，２１の内部を含む層間絶縁膜１７上に
キャパシタ１２を形成する。
【００１２】キャパシタを形成する第１の工程（１）で
は、まず化学的気相成長法によって、コンタクトホール
２０，２１の内部を含む層間絶縁膜１７の上面に第１の
ｐｏｌｙ−Ｓｉ膜３４（例えば厚さが２００ｎｍ）を形
成する。次いで化学的気相成長法によって、第１のｐｏ
ｌｙ−Ｓｉ膜３４の上面にＳｉＯ2 膜を堆積後、ホトリ
ソグラフィーとエッチングとによって、堆積したＳｉＯ
2 膜膜でＳｉＯ2 パターン３５を形成する。このＳｉＯ
2 パターン３５をエッチングマスクにして、第１のｐｏ
ｌｙ−Ｓｉ膜３４（２点鎖線で示す部分）を除去する。
は、まず化学的気相成長法によって、コンタクトホール
２０，２１の内部を含む層間絶縁膜１７の上面に第１の
ｐｏｌｙ−Ｓｉ膜３４（例えば厚さが２００ｎｍ）を形
成する。次いで化学的気相成長法によって、第１のｐｏ
ｌｙ−Ｓｉ膜３４の上面にＳｉＯ2 膜を堆積後、ホトリ
ソグラフィーとエッチングとによって、堆積したＳｉＯ
2 膜膜でＳｉＯ2 パターン３５を形成する。このＳｉＯ
2 パターン３５をエッチングマスクにして、第１のｐｏ
ｌｙ−Ｓｉ膜３４（２点鎖線で示す部分）を除去する。
【００１３】続いて第１の工程（２）では、化学的気相
成長法によって、ＳｉＯ2 パターン３５を覆う状態に第
２のｐｏｌｙ−Ｓｉ膜３６を形成する。その後エッチバ
ックして、第２のｐｏｌｙ−Ｓｉ膜３６の１点鎖線で示
す部分を除去する。次いでＳｉＯ2 パターン３５をエッ
チングにより除去する。上記の如くして、ｐｏｌｙ−Ｓ
ｉ膜よりなる蓄積ノード３１（梨地で示す部分）が形成
される。
成長法によって、ＳｉＯ2 パターン３５を覆う状態に第
２のｐｏｌｙ−Ｓｉ膜３６を形成する。その後エッチバ
ックして、第２のｐｏｌｙ−Ｓｉ膜３６の１点鎖線で示
す部分を除去する。次いでＳｉＯ2 パターン３５をエッ
チングにより除去する。上記の如くして、ｐｏｌｙ−Ｓ
ｉ膜よりなる蓄積ノード３１（梨地で示す部分）が形成
される。
【００１４】次いで第２の工程を行う。この工程では、
化学的気相成長法によって、蓄積ノード３１を覆う状態
にＴａＯｘＮｙ膜３７を厚さ５０ｎｍに形成する。この
化学的気相成長法では、反応ガスとして、ジアルキルア
ミノタンタル〔Ｔａ｛Ｎ（Ｒ）2 ｝5 〕の一種の例えば
ジメチルアミノタンタル〔Ｔａ｛Ｎ（ＣＨ3 ）2 ｝5 〕
を５０ｓｃｃｍ，メトキシタンタル〔Ｔａ（ＯＣＨ3 ）
5 〕を３００ｓｃｃｍ，酸素〔Ｏ2 〕を３００ｓｃｃｍ
の流量で化学的気相成長装置（図示せず）の反応室に供
給して、反応室内を例えば１３３Ｐａの反応ガス雰囲気
にする。また基板１１を載置するステージ（図示せず）
の温度を例えば４５０℃に保持する。そして、化学的気
相成長法により成膜する。
化学的気相成長法によって、蓄積ノード３１を覆う状態
にＴａＯｘＮｙ膜３７を厚さ５０ｎｍに形成する。この
化学的気相成長法では、反応ガスとして、ジアルキルア
ミノタンタル〔Ｔａ｛Ｎ（Ｒ）2 ｝5 〕の一種の例えば
ジメチルアミノタンタル〔Ｔａ｛Ｎ（ＣＨ3 ）2 ｝5 〕
を５０ｓｃｃｍ，メトキシタンタル〔Ｔａ（ＯＣＨ3 ）
5 〕を３００ｓｃｃｍ，酸素〔Ｏ2 〕を３００ｓｃｃｍ
の流量で化学的気相成長装置（図示せず）の反応室に供
給して、反応室内を例えば１３３Ｐａの反応ガス雰囲気
にする。また基板１１を載置するステージ（図示せず）
の温度を例えば４５０℃に保持する。そして、化学的気
相成長法により成膜する。
【００１５】または、別の反応ガスとして、例えばジメ
チルアミノタンタル〔Ｔａ｛Ｎ（ＣＨ3 ）2 ｝5 〕を５
０ｓｃｃｍ，メトキシタンタル〔Ｔａ（ＯＣＨ3 ）5 〕
を２００ｓｃｃｍ，塩化タンタル〔ＴａＣｌ5 〕を１０
０ｓｃｃｍの流量で反応室に供給して、反応室内を例え
ば１３３Ｐａの反応ガス雰囲気に保持した後、化学的気
相成長法を行ってもよい。この場合もステージ温度をお
よそ４５０℃に保持して、成膜を行う。
チルアミノタンタル〔Ｔａ｛Ｎ（ＣＨ3 ）2 ｝5 〕を５
０ｓｃｃｍ，メトキシタンタル〔Ｔａ（ＯＣＨ3 ）5 〕
を２００ｓｃｃｍ，塩化タンタル〔ＴａＣｌ5 〕を１０
０ｓｃｃｍの流量で反応室に供給して、反応室内を例え
ば１３３Ｐａの反応ガス雰囲気に保持した後、化学的気
相成長法を行ってもよい。この場合もステージ温度をお
よそ４５０℃に保持して、成膜を行う。
【００１６】その後第３の工程を行う。この工程では、
化学的気相成長法によって、ＴａＯｘＮｙ膜３７上に、
第３のｐｏｌｙ−Ｓｉ膜３８を、例えば厚さ２００ｎｍ
に形成する。その後、第３のｐｏｌｙ−Ｓｉ膜３８をホ
トリソグラフィーとエッチングとにより第３のｐｏｌｙ
−Ｓｉ膜３８の破線で示す部分を除去して、プレート３
３を形成する。
化学的気相成長法によって、ＴａＯｘＮｙ膜３７上に、
第３のｐｏｌｙ−Ｓｉ膜３８を、例えば厚さ２００ｎｍ
に形成する。その後、第３のｐｏｌｙ−Ｓｉ膜３８をホ
トリソグラフィーとエッチングとにより第３のｐｏｌｙ
−Ｓｉ膜３８の破線で示す部分を除去して、プレート３
３を形成する。
【００１７】上記の如くに、キャパシタ１２は、第３ｐ
ｏｌｙ−Ｓｉ膜３８よりなるプレート３３と、プレート
３３に接続するＴａＯｘＮｙ膜３７よりなる蓄積容量部
３２と、蓄積ノード３１とにより形成される。
ｏｌｙ−Ｓｉ膜３８よりなるプレート３３と、プレート
３３に接続するＴａＯｘＮｙ膜３７よりなる蓄積容量部
３２と、蓄積ノード３１とにより形成される。
【００１８】上記方法では、蓄積容量部３２を化学的気
相成長法によるＴａＯｘＮｙ膜３７で形成したので、反
応ガスのＴａ〔Ｎ（Ｒ）2 〕5 の流量を制御することに
より、ＴａＯｘＮｙ膜３７に含有される窒素量を所定量
に調整することができる。このため、窒素を十分に含ん
だ誘電率の高いＴａＯｘＮｙ膜３７を形成することが可
能になる。また金属有機化合物を用いた化学的気相成長
法によって、ＴａＯｘＮｙ膜３７を形成したので、Ｔａ
ＯｘＮｙ膜３７は段差被覆性に優れた膜になる。
相成長法によるＴａＯｘＮｙ膜３７で形成したので、反
応ガスのＴａ〔Ｎ（Ｒ）2 〕5 の流量を制御することに
より、ＴａＯｘＮｙ膜３７に含有される窒素量を所定量
に調整することができる。このため、窒素を十分に含ん
だ誘電率の高いＴａＯｘＮｙ膜３７を形成することが可
能になる。また金属有機化合物を用いた化学的気相成長
法によって、ＴａＯｘＮｙ膜３７を形成したので、Ｔａ
ＯｘＮｙ膜３７は段差被覆性に優れた膜になる。
【００１９】なお、上記各製造方法で用いたＴａ〔Ｎ
（Ｒ）2 〕5 のＲは、アルキル基を示し、例えばメチル
基（ＣＨ3 ），エチル基（Ｃ2 Ｈ5 ）またはプロピル基
（Ｃ3 Ｈ7 ）等よりなる。また上記各製造方法では、メ
トキシタンタル〔Ｔａ（ＯＣＨ3 ）5 〕をもちいたが、
例えばエトキシタンタル〔Ｔａ（ＯＣ2 Ｈ5 ）5 〕等の
アルキルタンタルを用いることも可能である。
（Ｒ）2 〕5 のＲは、アルキル基を示し、例えばメチル
基（ＣＨ3 ），エチル基（Ｃ2 Ｈ5 ）またはプロピル基
（Ｃ3 Ｈ7 ）等よりなる。また上記各製造方法では、メ
トキシタンタル〔Ｔａ（ＯＣＨ3 ）5 〕をもちいたが、
例えばエトキシタンタル〔Ｔａ（ＯＣ2 Ｈ5 ）5 〕等の
アルキルタンタルを用いることも可能である。
【００２０】
【発明の効果】以上、説明したように本発明によれば、
キャパシタの蓄積容量部を高誘電率を有するタンタルオ
キシナイトライド膜で形成したので、蓄積容量部の蓄積
電荷の漏洩が減少して、リーク電流が少なくなる。よっ
て、上記キャパシタを用いた半導体記憶装置は記憶性能
が向上する。またタンタルオキシナイトライド膜を、表
面マイグレーションの大きい有機金属系のジアルキルア
ミノタンタルを含む反応ガスを用いた化学的気相成長法
によって成膜した。このため、成膜したタンタルオキシ
ナイトライド膜は、膜中に十分な量の窒素を含ませるこ
とができるので、リーク電流を十分に低下することがで
きる。また従来の酸化タンタル膜と同等の段差被覆性が
得られる。
キャパシタの蓄積容量部を高誘電率を有するタンタルオ
キシナイトライド膜で形成したので、蓄積容量部の蓄積
電荷の漏洩が減少して、リーク電流が少なくなる。よっ
て、上記キャパシタを用いた半導体記憶装置は記憶性能
が向上する。またタンタルオキシナイトライド膜を、表
面マイグレーションの大きい有機金属系のジアルキルア
ミノタンタルを含む反応ガスを用いた化学的気相成長法
によって成膜した。このため、成膜したタンタルオキシ
ナイトライド膜は、膜中に十分な量の窒素を含ませるこ
とができるので、リーク電流を十分に低下することがで
きる。また従来の酸化タンタル膜と同等の段差被覆性が
得られる。
【図１】実施例のキャパシタの概略構成断面図である。
【図２】各種蓄積容量部に対する薄い酸化膜の耐圧と膜
厚との関係図である。
厚との関係図である。
【図３】実施例のキャパシタの製造工程図である。
１０ 基板
１１ ダイナミックＲＡＭ
１２ キャパシタ
３１ 蓄積ノード
３２ 蓄積容量部
３３ プレート
Claims (2)
- 【請求項１】 基板上に蓄積ノードと蓄積容量部とプレ
ートとを積層してなる半導体記憶装置のキャパシタにお
いて、 前記蓄積容量部をタンタルオキシナイトライド膜で形成
したことを特徴とする半導体記憶装置のキャパシタ。 - 【請求項２】 前記請求項１記載の半導体記憶装置のキ
ャパシタの製造方法であって、 基板上に前記蓄積ノードを形成する第１の工程と、 ジアルキルアミノタンタルを含む反応ガスを用いた化学
的気相成長法によって、前記蓄積ノードの表面にタンタ
ルオキシナイトライド膜の蓄積容量部を形成する第２の
工程と、 前記蓄積容量部の表面にプレートを形成する第３の工程
とによりなることを特徴とする半導体記憶装置のキャパ
シタの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3197240A JPH0521744A (ja) | 1991-07-10 | 1991-07-10 | 半導体記憶装置のキヤパシタおよびその製造方法 |
| KR1019920011966A KR100225556B1 (ko) | 1991-07-10 | 1992-07-06 | 반도체기억장치의 커패시터 및 그 제조방법 |
| US07/911,118 US5248629A (en) | 1991-07-10 | 1992-07-09 | Process for fabricating capacitor for semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3197240A JPH0521744A (ja) | 1991-07-10 | 1991-07-10 | 半導体記憶装置のキヤパシタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0521744A true JPH0521744A (ja) | 1993-01-29 |
Family
ID=16371183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3197240A Pending JPH0521744A (ja) | 1991-07-10 | 1991-07-10 | 半導体記憶装置のキヤパシタおよびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5248629A (ja) |
| JP (1) | JPH0521744A (ja) |
| KR (1) | KR100225556B1 (ja) |
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| JPH0869972A (ja) * | 1994-08-30 | 1996-03-12 | Sony Corp | 誘電体薄膜の成膜方法 |
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| JP2001057414A (ja) * | 1999-07-01 | 2001-02-27 | Hyundai Electronics Ind Co Ltd | 半導体メモリ素子のキャパシタ及びその製造方法 |
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| KR100504435B1 (ko) * | 1999-12-23 | 2005-07-29 | 주식회사 하이닉스반도체 | 반도체장치의 커패시터 제조방법 |
| JP2010118673A (ja) * | 1996-12-23 | 2010-05-27 | Alcatel-Lucent Usa Inc | 集積回路 |
| JP2010278473A (ja) * | 2000-06-08 | 2010-12-09 | Genitech Inc | 薄膜形成方法 |
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| JP2786071B2 (ja) * | 1993-02-17 | 1998-08-13 | 日本電気株式会社 | 半導体装置の製造方法 |
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1991
- 1991-07-10 JP JP3197240A patent/JPH0521744A/ja active Pending
-
1992
- 1992-07-06 KR KR1019920011966A patent/KR100225556B1/ko not_active IP Right Cessation
- 1992-07-09 US US07/911,118 patent/US5248629A/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| KR930003380A (ko) | 1993-02-24 |
| KR100225556B1 (ko) | 1999-10-15 |
| US5248629A (en) | 1993-09-28 |
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