JPH0685173A - 半導体集積回路用キャパシタ - Google Patents
半導体集積回路用キャパシタInfo
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- JPH0685173A JPH0685173A JP5164726A JP16472693A JPH0685173A JP H0685173 A JPH0685173 A JP H0685173A JP 5164726 A JP5164726 A JP 5164726A JP 16472693 A JP16472693 A JP 16472693A JP H0685173 A JPH0685173 A JP H0685173A
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Abstract
(57)【要約】
【目的】高誘電率の材料をキャパシタ絶縁膜として用い
てキャパシタの容量を増大させ、同時にリーク電流の発
生をも低減させた半導体集積回路用キャパシタを提供す
ること。 【構成】下部電極（ストレージノード）としてポリシリ
コン膜パターン１０８を、キャパシタ絶縁膜としてタン
タル酸化膜１１０を、上部電極（プレート）として炭素
膜１１１を具備することを特徴とする。
てキャパシタの容量を増大させ、同時にリーク電流の発
生をも低減させた半導体集積回路用キャパシタを提供す
ること。 【構成】下部電極（ストレージノード）としてポリシリ
コン膜パターン１０８を、キャパシタ絶縁膜としてタン
タル酸化膜１１０を、上部電極（プレート）として炭素
膜１１１を具備することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路用キャパ
シタと、その製造方法に関する。
シタと、その製造方法に関する。
【０００２】
【従来の技術】情報の記憶動作を行う半導体装置の一つ
として、キャパシタとトランジスタとの組合せによって
メモリーセルが構成されたＤＲＡＭ（Dynamic Random A
ccessread write Memory ）が知られている。従来、こ
のようなＤＲＡＭのメモリセルを構成するキャパシタで
は、キャパシタ電極としてポリシリコン、Ｗ、Ｍｏ、Ａ
ｌ等が用いられている。また、２層の電極間に介在する
キャパシタ絶縁膜（誘電体膜）としては、シリコン酸化
膜等が用いられている。
として、キャパシタとトランジスタとの組合せによって
メモリーセルが構成されたＤＲＡＭ（Dynamic Random A
ccessread write Memory ）が知られている。従来、こ
のようなＤＲＡＭのメモリセルを構成するキャパシタで
は、キャパシタ電極としてポリシリコン、Ｗ、Ｍｏ、Ａ
ｌ等が用いられている。また、２層の電極間に介在する
キャパシタ絶縁膜（誘電体膜）としては、シリコン酸化
膜等が用いられている。
【０００３】一方、近年の急速な素子の高集積化に伴っ
て、上記半導体装置においては、キャパシタの高容量化
が望まれている。従来のキャパシタ構造においてこの要
求を満たそうとすると、絶縁膜として用いられるシリコ
ン酸化膜等が低誘電率であることに起因して、その膜厚
を著しく薄くせざるを得ない。しかしながら、キャパシ
タ絶縁膜をいたずらに薄くすると、リーク電流が増大す
るといった問題が生じる。
て、上記半導体装置においては、キャパシタの高容量化
が望まれている。従来のキャパシタ構造においてこの要
求を満たそうとすると、絶縁膜として用いられるシリコ
ン酸化膜等が低誘電率であることに起因して、その膜厚
を著しく薄くせざるを得ない。しかしながら、キャパシ
タ絶縁膜をいたずらに薄くすると、リーク電流が増大す
るといった問題が生じる。
【０００４】そこで、キャパシタ絶縁膜をより薄くする
代りに、キャパシタ絶縁膜として、シリコン酸化膜より
も高誘電率を有する絶縁材料を用いることが検討されて
いる。具体的には、例えば、タンタル酸化膜やＰＺＴ
（Ｐｂ（Ｔｉ，Ｚｒ）Ｏ3 ）のようなペロブスカイト型
高誘電率材料等の金属化合物が検討されている。タンタ
ル酸化膜は、シリコン酸化膜の約７倍程度の誘電率を有
している。
代りに、キャパシタ絶縁膜として、シリコン酸化膜より
も高誘電率を有する絶縁材料を用いることが検討されて
いる。具体的には、例えば、タンタル酸化膜やＰＺＴ
（Ｐｂ（Ｔｉ，Ｚｒ）Ｏ3 ）のようなペロブスカイト型
高誘電率材料等の金属化合物が検討されている。タンタ
ル酸化膜は、シリコン酸化膜の約７倍程度の誘電率を有
している。
【０００５】しかしながら、これら金属化合物は高誘電
率を示す反面、禁制帯幅が小さいため絶縁性能に劣る。
従って、これら材料をキャパシタ絶縁膜に用いた場合に
も、リーク電流が増大するといった問題が生じる。換言
すれば、上記の高誘電率材料からなる絶縁膜は電荷の保
持性能が著しく劣るため、キャパシタの電荷保持能力を
低下させ、ＤＲＡＭの信頼性を損なう原因となる。
率を示す反面、禁制帯幅が小さいため絶縁性能に劣る。
従って、これら材料をキャパシタ絶縁膜に用いた場合に
も、リーク電流が増大するといった問題が生じる。換言
すれば、上記の高誘電率材料からなる絶縁膜は電荷の保
持性能が著しく劣るため、キャパシタの電荷保持能力を
低下させ、ＤＲＡＭの信頼性を損なう原因となる。
【０００６】
【発明が解決しようとする課題】本発明は上記問題点に
鑑みてなされたものであり、その第一の課題は、キャパ
シタ絶縁膜として高誘電率材料を用いることにより高容
量化を達成し、且つリーク電流の発生を低減することが
できる半導体集積回路用キャパシタを提供することであ
る。
鑑みてなされたものであり、その第一の課題は、キャパ
シタ絶縁膜として高誘電率材料を用いることにより高容
量化を達成し、且つリーク電流の発生を低減することが
できる半導体集積回路用キャパシタを提供することであ
る。
【０００７】本発明の第二の課題は、高容量化を達成す
るためにキャパシタ絶縁膜を高誘電率材料で形成し、且
つリーク電流の小さい半導体集積回路用キャパシタを得
ることができる製造方法を提供することである。
るためにキャパシタ絶縁膜を高誘電率材料で形成し、且
つリーク電流の小さい半導体集積回路用キャパシタを得
ることができる製造方法を提供することである。
【０００８】
【課題を解決するための手段】本発明の上記第一の課題
は、半導体基板上に形成された下部電極と、該下部電極
上に積層されたキャパシタ絶縁膜と、該絶縁膜上に積層
された上部電極とを具備した半導体集積回路用キャパシ
タにおいて、前記キャパシタ絶縁膜が高誘電体材料から
なり、前記上部電極および下部電極のうち少なくとも一
方が、炭素膜、または炭素膜および炭素以外の導電体膜
を含む多層積層膜からなることを特徴とする半導体集積
回路用キャパシタによって達成される。
は、半導体基板上に形成された下部電極と、該下部電極
上に積層されたキャパシタ絶縁膜と、該絶縁膜上に積層
された上部電極とを具備した半導体集積回路用キャパシ
タにおいて、前記キャパシタ絶縁膜が高誘電体材料から
なり、前記上部電極および下部電極のうち少なくとも一
方が、炭素膜、または炭素膜および炭素以外の導電体膜
を含む多層積層膜からなることを特徴とする半導体集積
回路用キャパシタによって達成される。
【０００９】本発明の上記第二の課題は、半導体基板上
にキャパシタ用の下部電極を形成する工程と、該電極上
に高誘電体材料からなるキャパシタ絶縁膜を形成する工
程と、該絶縁膜をエネルギー的に励起された酸素を含む
ガス雰囲気中でアニールする工程と、該アニールされた
絶縁膜上に上部電極を形成する工程とを具備したことを
特徴とする半導体集積回用キャパシタの製造方法によっ
て達成される。
にキャパシタ用の下部電極を形成する工程と、該電極上
に高誘電体材料からなるキャパシタ絶縁膜を形成する工
程と、該絶縁膜をエネルギー的に励起された酸素を含む
ガス雰囲気中でアニールする工程と、該アニールされた
絶縁膜上に上部電極を形成する工程とを具備したことを
特徴とする半導体集積回用キャパシタの製造方法によっ
て達成される。
【００１０】また、本発明の上記第二の課題は、半導体
基板上にキャパシタ用の下部電極を形成する工程と、該
電極上に高誘電体材料からなるキャパシタ絶縁膜を形成
する工程と、該絶縁膜上に、３００℃以上の成膜温度
で、炭素膜からなる上部電極を形成する工程とを具備し
たことを特徴とする半導体集積回用キャパシタの製造方
法によっても達成される。
基板上にキャパシタ用の下部電極を形成する工程と、該
電極上に高誘電体材料からなるキャパシタ絶縁膜を形成
する工程と、該絶縁膜上に、３００℃以上の成膜温度
で、炭素膜からなる上部電極を形成する工程とを具備し
たことを特徴とする半導体集積回用キャパシタの製造方
法によっても達成される。
【００１１】本発明のキャパシタにおいて、キャパシタ
絶縁膜としては、種々の高誘電体膜を用いることができ
る。その具体例としては、シリコン窒化物、タンタル酸
化物、ＺｒＯ2 、ＨｆＯ2 、Ｎｂ2 Ｏ5 、ＰｂＴｉＯ
3 、ＰＺＴ、ＳｒＴｉＯ3 、またはＢａＴｉＯ3 等を主
成分とする膜が挙げられる。特に、比誘電率が２０以上
の誘電体膜は、キャパシタの高容量化を図る上で好まし
い。尚、本発明は、スタックトキャパシタに特に好適に
適用できるが、トレンチキャパシタのような他の構造を
有するキャパシタにも適用することができる。
絶縁膜としては、種々の高誘電体膜を用いることができ
る。その具体例としては、シリコン窒化物、タンタル酸
化物、ＺｒＯ2 、ＨｆＯ2 、Ｎｂ2 Ｏ5 、ＰｂＴｉＯ
3 、ＰＺＴ、ＳｒＴｉＯ3 、またはＢａＴｉＯ3 等を主
成分とする膜が挙げられる。特に、比誘電率が２０以上
の誘電体膜は、キャパシタの高容量化を図る上で好まし
い。尚、本発明は、スタックトキャパシタに特に好適に
適用できるが、トレンチキャパシタのような他の構造を
有するキャパシタにも適用することができる。
【００１２】
【作用】本発明の半導体集積回路用キャパシタでは、キ
ャパシタ電極の一つに炭素膜を用いたことによって、高
誘電率を有する金属酸化膜や金属化合物を適用した場合
においても、リーク電流の発生を抑制することができ
る。従って、本発明によるキャパシタは、優れた電荷保
持能力による極めて高い容量を有し、且つリーク電流も
少ない。
ャパシタ電極の一つに炭素膜を用いたことによって、高
誘電率を有する金属酸化膜や金属化合物を適用した場合
においても、リーク電流の発生を抑制することができ
る。従って、本発明によるキャパシタは、優れた電荷保
持能力による極めて高い容量を有し、且つリーク電流も
少ない。
【００１３】以下、この作用について更に詳細に説明す
る。電荷を保持することを目的としたキャパシタには、
電極間の絶縁性に優れていることと同時に、高容量であ
ることが要求される。高容量化を図るためには、キャパ
シタにおける絶縁膜（誘電体膜）として、高誘電率の材
料を用いることが望ましい。しかしながら、キャパシタ
絶縁膜に誘電率の高い材料を用いた場合には、以下の理
由によってその絶縁性が損なわれる。
る。電荷を保持することを目的としたキャパシタには、
電極間の絶縁性に優れていることと同時に、高容量であ
ることが要求される。高容量化を図るためには、キャパ
シタにおける絶縁膜（誘電体膜）として、高誘電率の材
料を用いることが望ましい。しかしながら、キャパシタ
絶縁膜に誘電率の高い材料を用いた場合には、以下の理
由によってその絶縁性が損なわれる。
【００１４】一般に、誘電率の高い材料ほど、その禁制
帯幅は小さくなる。図１４に、種々の誘電体材料の誘電
率と夫々の禁制帯幅との関係を示す。この図は、P.J.Ha
rropand D.S.Campbell, Thin Solid Films,2,p.273(196
8) からの引用である。キャパシタにおいては、絶縁膜
材料の禁制帯幅が小さくなると、絶縁膜とキャパシタ電
極（即ち導電体）との間のエネルギー障壁高さが低くな
るため、電圧印加時に大きなリーク電流が流れ、絶縁性
が損なわれる。
帯幅は小さくなる。図１４に、種々の誘電体材料の誘電
率と夫々の禁制帯幅との関係を示す。この図は、P.J.Ha
rropand D.S.Campbell, Thin Solid Films,2,p.273(196
8) からの引用である。キャパシタにおいては、絶縁膜
材料の禁制帯幅が小さくなると、絶縁膜とキャパシタ電
極（即ち導電体）との間のエネルギー障壁高さが低くな
るため、電圧印加時に大きなリーク電流が流れ、絶縁性
が損なわれる。
【００１５】従って、本発明の目的に沿って高性能のキ
ャパシタを得るためには、キャパシタ絶縁膜の誘電率を
高くして高容量化を図るだけでなく、電極と絶縁膜との
間のエネルギー障壁高さを大きくしてリーク電流を低減
することにより、絶縁性能を向上させる必要がある。
ャパシタを得るためには、キャパシタ絶縁膜の誘電率を
高くして高容量化を図るだけでなく、電極と絶縁膜との
間のエネルギー障壁高さを大きくしてリーク電流を低減
することにより、絶縁性能を向上させる必要がある。
【００１６】タンタル酸化膜をキャパシタ絶縁膜に用い
る場合について、この状況を具体的に説明すれば次の通
りである。タンタル酸化物の誘電率（比誘電率）は約２
８であり、シリコン酸化物の比誘電率３．９よりも遥か
に大きい。しかし、タンタル酸化物の禁制帯幅は約４．
６ｅｖであり、シリコン酸化物の禁制帯幅８ｅＶよりも
小さい。このため、タンタル酸化膜では、膜中のトラッ
プサイトを介しての熱励起によるキャリアの伝導（Ｐ−
Ｆ型伝導）が生じるため、絶縁性能の点でシリコン酸化
膜よりも劣る。従って、タンタル酸化膜をキャパシタ絶
縁膜に用いる場合には、リーク電流を抑制するために特
別の手段を採用する必要がある。そのための基本的な手
段として、本発明ではタンタル酸化膜と電極材料との間
のエネルギー障壁を大きくすることとした。
る場合について、この状況を具体的に説明すれば次の通
りである。タンタル酸化物の誘電率（比誘電率）は約２
８であり、シリコン酸化物の比誘電率３．９よりも遥か
に大きい。しかし、タンタル酸化物の禁制帯幅は約４．
６ｅｖであり、シリコン酸化物の禁制帯幅８ｅＶよりも
小さい。このため、タンタル酸化膜では、膜中のトラッ
プサイトを介しての熱励起によるキャリアの伝導（Ｐ−
Ｆ型伝導）が生じるため、絶縁性能の点でシリコン酸化
膜よりも劣る。従って、タンタル酸化膜をキャパシタ絶
縁膜に用いる場合には、リーク電流を抑制するために特
別の手段を採用する必要がある。そのための基本的な手
段として、本発明ではタンタル酸化膜と電極材料との間
のエネルギー障壁を大きくすることとした。
【００１７】図１５は、キャパシタ絶縁膜としてタンタ
ル酸化膜を用い、この絶縁膜によって相互に絶縁される
電極の一方にｎ+ 型Ｓｉ膜を、他方の電極にＡｌ膜、Ｗ
膜、または炭素膜からなる導電体薄膜を夫々用いた場合
のエネルギーバンドの状態を示す図である。同図から明
らかなように、導電体電極のフェルミ準位が深いほど、
即ち、その仕事関数の値が大きいほど、エネルギー障壁
高さФB は大きくなる。このエネルギー障壁高さФB
は、キャパシタ絶縁膜（タンタル酸化物）の禁制帯幅Ｅ
G の上端のエネルギー準位を基準としたときの、導電体
電極のフェルミ準位の深さである。障壁高さФB が大き
いほど、リーク電流は小さくなる。エネルギー障壁ФB
によるリーク電流抑制効果は、絶縁膜の材料の禁制帯幅
が小さい場合、即ち、キャパシタ絶縁膜の誘電率が高い
場合ほど顕著に現れる。従って、タンタル酸化膜のよう
にシリコン酸化膜よりも誘電率が高く、禁制帯幅の小さ
いキャパシタ絶縁膜を用いる場合には、仕事関数の値が
大きい電極材料を用いることによってリーク電流を小さ
くすることができる。
ル酸化膜を用い、この絶縁膜によって相互に絶縁される
電極の一方にｎ+ 型Ｓｉ膜を、他方の電極にＡｌ膜、Ｗ
膜、または炭素膜からなる導電体薄膜を夫々用いた場合
のエネルギーバンドの状態を示す図である。同図から明
らかなように、導電体電極のフェルミ準位が深いほど、
即ち、その仕事関数の値が大きいほど、エネルギー障壁
高さФB は大きくなる。このエネルギー障壁高さФB
は、キャパシタ絶縁膜（タンタル酸化物）の禁制帯幅Ｅ
G の上端のエネルギー準位を基準としたときの、導電体
電極のフェルミ準位の深さである。障壁高さФB が大き
いほど、リーク電流は小さくなる。エネルギー障壁ФB
によるリーク電流抑制効果は、絶縁膜の材料の禁制帯幅
が小さい場合、即ち、キャパシタ絶縁膜の誘電率が高い
場合ほど顕著に現れる。従って、タンタル酸化膜のよう
にシリコン酸化膜よりも誘電率が高く、禁制帯幅の小さ
いキャパシタ絶縁膜を用いる場合には、仕事関数の値が
大きい電極材料を用いることによってリーク電流を小さ
くすることができる。
【００１８】このような仕事関数値の大きい材料の例と
して、例えばＰｔ（仕事関数５．４ｅＶ）等の貴金属が
挙げられる。しかし、これら貴金属は電極としての製膜
性、加工性の点で問題が多い。これに対し、本発明にお
いてキャパシタ電極に用いられる炭素膜は、製膜性およ
び加工性に優れている。また、図１５に示したように、
その仕事関数は約５ｅＶであり、従来の電極材料として
用いられるＡｌ膜（仕事関数４．３ｅＶ）およびＷ膜
（同４．５ｅＶ）に比べて大きい。その結果、炭素膜を
キャパシタ電極として用いた場合、キャパシタ絶縁膜
（タンタル酸化膜）に対するエネルギー障壁高さФB は
２．５ｅＶである。このФB の値は、従来のようにキャ
パシタ電極としてＡｌ膜を用いた場合（ФB ＝１．８ｅ
Ｖ）およびＷ膜を用いた場合（ФB ＝２．１ｅＶ）より
も大きい。従って、炭素膜をキャパシタ電極に用いるこ
とによって、リーク電流を抑制することができる。この
ような状況は、キャパシタ絶縁膜として、タンタル酸化
膜以外の高誘電率材料膜を用いた場合においても同様で
ある。
して、例えばＰｔ（仕事関数５．４ｅＶ）等の貴金属が
挙げられる。しかし、これら貴金属は電極としての製膜
性、加工性の点で問題が多い。これに対し、本発明にお
いてキャパシタ電極に用いられる炭素膜は、製膜性およ
び加工性に優れている。また、図１５に示したように、
その仕事関数は約５ｅＶであり、従来の電極材料として
用いられるＡｌ膜（仕事関数４．３ｅＶ）およびＷ膜
（同４．５ｅＶ）に比べて大きい。その結果、炭素膜を
キャパシタ電極として用いた場合、キャパシタ絶縁膜
（タンタル酸化膜）に対するエネルギー障壁高さФB は
２．５ｅＶである。このФB の値は、従来のようにキャ
パシタ電極としてＡｌ膜を用いた場合（ФB ＝１．８ｅ
Ｖ）およびＷ膜を用いた場合（ФB ＝２．１ｅＶ）より
も大きい。従って、炭素膜をキャパシタ電極に用いるこ
とによって、リーク電流を抑制することができる。この
ような状況は、キャパシタ絶縁膜として、タンタル酸化
膜以外の高誘電率材料膜を用いた場合においても同様で
ある。
【００１９】以上のように、本発明のキャパシタにおい
ては、キャパシタ絶縁膜に高誘電率の材料を用いて高容
量化を達成し、且つキャパシタ電極として炭素膜を用い
ることによってリーク電流を低減することができる。
ては、キャパシタ絶縁膜に高誘電率の材料を用いて高容
量化を達成し、且つキャパシタ電極として炭素膜を用い
ることによってリーク電流を低減することができる。
【００２０】また、炭素の抵抗率は、従来から電極材料
に用いられている他の金属に比べてもさほど大きくはな
い。しかし、必要に応じて炭素膜上に炭素以外の導電体
膜を積層した多層膜とし、その性能を調整することもで
きる。
に用いられている他の金属に比べてもさほど大きくはな
い。しかし、必要に応じて炭素膜上に炭素以外の導電体
膜を積層した多層膜とし、その性能を調整することもで
きる。
【００２１】加えて、キャパシタ電極として用いられる
炭素膜は、キャパシタの立体構造に対応してステップカ
バレージに優れたＣＶＤ法またはスパッタ法により形成
することができ、更に、酸素等を反応ガスとした反応性
イオンエッチングにより容易に微細加工することができ
る。従って、本発明によるキャパシタの製造には、従来
のＬＳＩ製造プロセスを容易に適用することができる。
炭素膜は、キャパシタの立体構造に対応してステップカ
バレージに優れたＣＶＤ法またはスパッタ法により形成
することができ、更に、酸素等を反応ガスとした反応性
イオンエッチングにより容易に微細加工することができ
る。従って、本発明によるキャパシタの製造には、従来
のＬＳＩ製造プロセスを容易に適用することができる。
【００２２】次に、本発明による半導体集積回路用キャ
パシタの製造方法について説明する。従来のＬＳＩ製造
プロセスをそのまま適用して、上記構造からなるキャパ
シタを製造しようとすれば、スパッタ法またはＣＶＤ法
等によって上記高誘電体材料からなるキャパシタ絶縁膜
を形成し、続いてその上に炭素膜を積層することにな
る。しかし、スパッタ法またはＣＶＤ法で形成された上
記キャパシタ絶縁膜中には、微量の水素が不可避的に混
入する。即ち、スパッタ法の場合には、成膜室から排気
されずに残った残留水分および残留水素が原因となり、
キャパシタ絶縁膜中に水素が取り込まれる。また、ＣＶ
Ｄ法の場合には、これら残留水分および残留水素に由来
する水素以外にも、特に有機金属ソースを用いた場合に
は必然的にかなりの水素が取り込まれる。
パシタの製造方法について説明する。従来のＬＳＩ製造
プロセスをそのまま適用して、上記構造からなるキャパ
シタを製造しようとすれば、スパッタ法またはＣＶＤ法
等によって上記高誘電体材料からなるキャパシタ絶縁膜
を形成し、続いてその上に炭素膜を積層することにな
る。しかし、スパッタ法またはＣＶＤ法で形成された上
記キャパシタ絶縁膜中には、微量の水素が不可避的に混
入する。即ち、スパッタ法の場合には、成膜室から排気
されずに残った残留水分および残留水素が原因となり、
キャパシタ絶縁膜中に水素が取り込まれる。また、ＣＶ
Ｄ法の場合には、これら残留水分および残留水素に由来
する水素以外にも、特に有機金属ソースを用いた場合に
は必然的にかなりの水素が取り込まれる。
【００２３】このように水素が混入したキャパシタ絶縁
膜上に炭素膜を形成すると、該絶縁膜中の水素と炭素と
の間で結合反応が生じ、界面に炭化水素を含む層が形成
される。こうして形成された炭化水素の層は、炭素膜と
キャパシタ絶縁膜との間の密着性を低下させるため、炭
素膜が剥離するといった問題を生じる。
膜上に炭素膜を形成すると、該絶縁膜中の水素と炭素と
の間で結合反応が生じ、界面に炭化水素を含む層が形成
される。こうして形成された炭化水素の層は、炭素膜と
キャパシタ絶縁膜との間の密着性を低下させるため、炭
素膜が剥離するといった問題を生じる。
【００２４】更に、キャパシタ絶縁膜と電極との界面に
炭化水素を多く含む層が形成されると、キャパシタの電
気的特性の劣化を生じる。即ち、上記界面に形成された
炭化水素層は電気的には非常に不安定であるため、ＤＣ
または低周波に対しては高抵抗の導体として機能する
が、高周波に対しては追随できない。その結果、界面に
存在する炭化水素層が直列容量を形成し、見掛け上のキ
ャパシタ容量が小さくなってしまう。
炭化水素を多く含む層が形成されると、キャパシタの電
気的特性の劣化を生じる。即ち、上記界面に形成された
炭化水素層は電気的には非常に不安定であるため、ＤＣ
または低周波に対しては高抵抗の導体として機能する
が、高周波に対しては追随できない。その結果、界面に
存在する炭化水素層が直列容量を形成し、見掛け上のキ
ャパシタ容量が小さくなってしまう。
【００２５】このように、キャパシタ絶縁膜中に水素が
混入すると、集積回路の歩留まりは著しく低下し、また
素子特性が劣化する。このような問題を解決するため
に、本発明の製造方法においては、高誘電率材料からな
るキャパシタ絶縁膜を形成した後、その上に炭素膜を積
層する前に、前記キャパシタ絶縁膜をエネルギー的に励
起された酸素を含むガス雰囲気中でアニールする手段を
用いることとした。
混入すると、集積回路の歩留まりは著しく低下し、また
素子特性が劣化する。このような問題を解決するため
に、本発明の製造方法においては、高誘電率材料からな
るキャパシタ絶縁膜を形成した後、その上に炭素膜を積
層する前に、前記キャパシタ絶縁膜をエネルギー的に励
起された酸素を含むガス雰囲気中でアニールする手段を
用いることとした。
【００２６】ここで、エネルギー的に励起された酸素と
は、基底状態の酸素分子よりも高いエネルギー状態にあ
る酸素を意味する。その例としては、酸素イオン（分子
イオンおよび原子イオンの両者を含む）、並びに酸素ラ
ジカル（分子ラジカルおよび原子状酸素の両者を含む）
が挙げられる。このような励起酸素を含む雰囲気は、ダ
ウンフロー方式による酸素ラジカルの供給、酸素ガス中
での放電、またはオゾンガスに対する紫外線照射等によ
って得ることができる。
は、基底状態の酸素分子よりも高いエネルギー状態にあ
る酸素を意味する。その例としては、酸素イオン（分子
イオンおよび原子イオンの両者を含む）、並びに酸素ラ
ジカル（分子ラジカルおよび原子状酸素の両者を含む）
が挙げられる。このような励起酸素を含む雰囲気は、ダ
ウンフロー方式による酸素ラジカルの供給、酸素ガス中
での放電、またはオゾンガスに対する紫外線照射等によ
って得ることができる。
【００２７】上記のようにしてキャパシタ絶縁膜中に混
入した水素は、膜の構成元素と結合しているため単なる
アニールでは除去することが困難である。しかし、本発
明で採用したアニールを用いれば、励起酸素の作用によ
って膜構成元素から引抜かれ、膜の外へ除去され得る。
即ち、このような励起酸素は非常に活性であり、またあ
る程度の高温においては上記キャパシタ絶縁膜中に浸透
する。従って、所定の温度で上記のアニールを施すと、
励起酸素はキャパシタ絶縁膜中に浸透し、該絶縁膜中に
含まれる水素と反応して水分子を形成する。形成された
水分子は外部へ拡散して除去される。その結果、上記の
アニールを行なった後に炭素膜を形成すれば、該炭素膜
の剥離やキャパシタ特性の劣化を防止することができ
る。
入した水素は、膜の構成元素と結合しているため単なる
アニールでは除去することが困難である。しかし、本発
明で採用したアニールを用いれば、励起酸素の作用によ
って膜構成元素から引抜かれ、膜の外へ除去され得る。
即ち、このような励起酸素は非常に活性であり、またあ
る程度の高温においては上記キャパシタ絶縁膜中に浸透
する。従って、所定の温度で上記のアニールを施すと、
励起酸素はキャパシタ絶縁膜中に浸透し、該絶縁膜中に
含まれる水素と反応して水分子を形成する。形成された
水分子は外部へ拡散して除去される。その結果、上記の
アニールを行なった後に炭素膜を形成すれば、該炭素膜
の剥離やキャパシタ特性の劣化を防止することができ
る。
【００２８】なお、上記のアニール工程は、キャパシタ
電極に炭素を用いるときだけでなく、従来からキャパシ
タ電極に用いられているＷ等の金属を用いた場合にも同
様の効果を奏することが明らかになった。従って、本発
明の方法はこのような場合をも包含するものである。
電極に炭素を用いるときだけでなく、従来からキャパシ
タ電極に用いられているＷ等の金属を用いた場合にも同
様の効果を奏することが明らかになった。従って、本発
明の方法はこのような場合をも包含するものである。
【００２９】本発明には、上記の半導体集積回路用キャ
パシタを製造する際に、キャパシタ電極に用いる炭素膜
を良質化して、リーク電流を更に抑制する方法が含まれ
る。この方法では、キャパシタ電極として用いる炭素膜
を、３００℃以上の高温で成膜する。後述するように、
発明者らは、このような高温で成膜することによって、
形成された炭素膜の仕事関数値が大きくなることを確認
した。その結果、キャパシタ電極とキャパシタ絶縁膜と
の間のエネルギー障壁高さФB は更に大きくなり、キャ
パシタのリーク電流をより効果的に抑制することができ
る。
パシタを製造する際に、キャパシタ電極に用いる炭素膜
を良質化して、リーク電流を更に抑制する方法が含まれ
る。この方法では、キャパシタ電極として用いる炭素膜
を、３００℃以上の高温で成膜する。後述するように、
発明者らは、このような高温で成膜することによって、
形成された炭素膜の仕事関数値が大きくなることを確認
した。その結果、キャパシタ電極とキャパシタ絶縁膜と
の間のエネルギー障壁高さФB は更に大きくなり、キャ
パシタのリーク電流をより効果的に抑制することができ
る。
【００３０】以上説明したように、本発明は高誘電体膜
を半導体集積回路用キャパシタの絶縁膜に用いてキャパ
シタの高容量化を達成し、同時に該キャパシタのリーク
電流を抑制することを目的としている。この目的を達成
するために、本発明では三つの手段、即ち、(a) 炭素膜
をキャパシタ電極に用いることと、(b) 励起酸素雰囲気
下で高誘電体膜をアニールすることと、(c) 炭素膜を30
0 ℃以上の高温で形成することとを開示している。これ
らの手段は夫々単独で採用してもよく、或いは組み合わ
せて採用してもよい。そこで夫々の場合の効果を比較す
るために、次ぎの６つのキャパシタを製造し、夫々のリ
ーク電流特性を比較したところ、図１３に示す結果が得
られた。
を半導体集積回路用キャパシタの絶縁膜に用いてキャパ
シタの高容量化を達成し、同時に該キャパシタのリーク
電流を抑制することを目的としている。この目的を達成
するために、本発明では三つの手段、即ち、(a) 炭素膜
をキャパシタ電極に用いることと、(b) 励起酸素雰囲気
下で高誘電体膜をアニールすることと、(c) 炭素膜を30
0 ℃以上の高温で形成することとを開示している。これ
らの手段は夫々単独で採用してもよく、或いは組み合わ
せて採用してもよい。そこで夫々の場合の効果を比較す
るために、次ぎの６つのキャパシタを製造し、夫々のリ
ーク電流特性を比較したところ、図１３に示す結果が得
られた。
【００３１】(1) アニールなし、Ｗ電極（従来例） (2) アニールなし、炭素電極（炭素膜の成膜温度：常
温） (3) アニールなし、炭素電極（炭素膜の成膜温度：高
温） (4) アニール有り、Ｗ電極 (5) アニール有り、炭素電極（炭素膜の成膜温度：常
温） (6) アニール有り、炭素電極（炭素膜の成膜温度：高
温） 図１３の結果から明らかなように、上記三つの手段は夫
々単独で採用した場合にも一定の効果を得ることができ
るが、これらを組み合わせることによって更に大きな効
果を得ることができる。
温） (3) アニールなし、炭素電極（炭素膜の成膜温度：高
温） (4) アニール有り、Ｗ電極 (5) アニール有り、炭素電極（炭素膜の成膜温度：常
温） (6) アニール有り、炭素電極（炭素膜の成膜温度：高
温） 図１３の結果から明らかなように、上記三つの手段は夫
々単独で採用した場合にも一定の効果を得ることができ
るが、これらを組み合わせることによって更に大きな効
果を得ることができる。
【００３２】
【実施例】以下、図面を参照して本発明の実施例を説明
するが、これら実施例は本発明の理解を容易にする目的
で記載されるものであり、如何なる意味においても本発
明を限定するものではない。
するが、これら実施例は本発明の理解を容易にする目的
で記載されるものであり、如何なる意味においても本発
明を限定するものではない。
【００３３】なお、以下の説明においては、本発明の実
施例になる半導体集積回路用キャパシタと、その製造プ
ロセスとを一緒に説明する。 実施例１ 図１（ａ）〜（ｄ）は、本発明の第一実施例になるキャ
パシタの製造プロセスを示している。尚、この第一実施
例は、下部電極（蓄積電極またはストレージノード）と
してｎ+ 型ポリシリコン膜を、キャパシタ絶縁膜として
タンタル酸化膜を、上部電極（プレート電極）として炭
素膜を用いたスタックトキャパシタセルを有するＤＲＡ
Ｍに関する。
施例になる半導体集積回路用キャパシタと、その製造プ
ロセスとを一緒に説明する。 実施例１ 図１（ａ）〜（ｄ）は、本発明の第一実施例になるキャ
パシタの製造プロセスを示している。尚、この第一実施
例は、下部電極（蓄積電極またはストレージノード）と
してｎ+ 型ポリシリコン膜を、キャパシタ絶縁膜として
タンタル酸化膜を、上部電極（プレート電極）として炭
素膜を用いたスタックトキャパシタセルを有するＤＲＡ
Ｍに関する。
【００３４】まず、比抵抗が１０Ω・ｃｍであり、（１
００）表面を有するｐ型シリコン基板１０１の表面をＬ
ＯＣＯＳ法により選択的に酸化し、厚い熱酸化膜からな
る素子分離膜１０２を形成する。次いで、素子分離膜１
０２で囲まれた素子領域表面に薄い熱酸化膜を形成し、
更にＣＶＤ法で第一のｎ+ 型ポリシリコン膜を堆積した
後、この積層膜を通常のフォトエッチング法に従ってパ
ターニングすることにより、ゲート酸化膜１０３および
ゲート電極１０４を形成する。その後、ゲート電極１０
４をブロッキングマスクとして、基板１０１に対してイ
オン注入を行なうことにより、チャンネル領域を介して
相互に離間されたｎ- 型領域１０５1 および１０５2 を
自己整合的に形成する（図１（ａ）図示）。ｎ- 型領域
１０５1および１０５2 は、夫々ＭＯＳトランジスタの
ドレイン領域およびソース領域となる。
００）表面を有するｐ型シリコン基板１０１の表面をＬ
ＯＣＯＳ法により選択的に酸化し、厚い熱酸化膜からな
る素子分離膜１０２を形成する。次いで、素子分離膜１
０２で囲まれた素子領域表面に薄い熱酸化膜を形成し、
更にＣＶＤ法で第一のｎ+ 型ポリシリコン膜を堆積した
後、この積層膜を通常のフォトエッチング法に従ってパ
ターニングすることにより、ゲート酸化膜１０３および
ゲート電極１０４を形成する。その後、ゲート電極１０
４をブロッキングマスクとして、基板１０１に対してイ
オン注入を行なうことにより、チャンネル領域を介して
相互に離間されたｎ- 型領域１０５1 および１０５2 を
自己整合的に形成する（図１（ａ）図示）。ｎ- 型領域
１０５1および１０５2 は、夫々ＭＯＳトランジスタの
ドレイン領域およびソース領域となる。
【００３５】次に、基板全面に、層間絶縁膜として厚い
ＣＶＤ酸化膜１０６を形成し、これを通常のフォトエッ
チング法に従ってパターニングすることにより、ｎ- 型
領域１０５1 に連通する開口部１０７を形成する（図１
（ｂ）図示）。
ＣＶＤ酸化膜１０６を形成し、これを通常のフォトエッ
チング法に従ってパターニングすることにより、ｎ- 型
領域１０５1 に連通する開口部１０７を形成する（図１
（ｂ）図示）。
【００３６】次に、第二のｎ+ 型ポリシリコン膜を堆積
した後、このポリシリコン膜を、通常のフォトエッチン
グ法に従ってパターニングすることにより、開口部１０
７を介してｎ- 型領域１０５1 にコンタクトしたｎ+ 型
ポリシリコン膜パターン１０８を形成する。この後、必
要に応じて、ポリシリコン膜パターン１０８上に自然酸
化膜が成長するのを防止するために、直接窒化により、
パターン１０８上に極薄いシリコン窒化膜１０９を形成
してもよい（図１（ｃ）図示）。
した後、このポリシリコン膜を、通常のフォトエッチン
グ法に従ってパターニングすることにより、開口部１０
７を介してｎ- 型領域１０５1 にコンタクトしたｎ+ 型
ポリシリコン膜パターン１０８を形成する。この後、必
要に応じて、ポリシリコン膜パターン１０８上に自然酸
化膜が成長するのを防止するために、直接窒化により、
パターン１０８上に極薄いシリコン窒化膜１０９を形成
してもよい（図１（ｃ）図示）。
【００３７】次に、例えば反応性スパッタ法、ＣＶＤ
法、または他の適切な成膜方法により、タンタル酸化膜
１１０を堆積する。続いて、タンタル酸化膜１１０上に
炭素膜を形成した後、これを通常のフォトエッチング法
に従ってパターニングすることにより、炭素膜パターン
１１１を形成する（図１（ｄ）図示）。尚、この炭素膜
パターン１１１には、例えば、抵抗率を低下させる目的
で、Ｂ等のIII 族元素、Ｐ、Ａｓ等のＶ族元素のような
微量の不純物を添加してもよい。
法、または他の適切な成膜方法により、タンタル酸化膜
１１０を堆積する。続いて、タンタル酸化膜１１０上に
炭素膜を形成した後、これを通常のフォトエッチング法
に従ってパターニングすることにより、炭素膜パターン
１１１を形成する（図１（ｄ）図示）。尚、この炭素膜
パターン１１１には、例えば、抵抗率を低下させる目的
で、Ｂ等のIII 族元素、Ｐ、Ａｓ等のＶ族元素のような
微量の不純物を添加してもよい。
【００３８】上記のようにして、ポリシリコン膜パター
ン１０８からなる下部電極と、タンタル酸化膜１１０か
らなるキャパシタ絶縁膜と、炭素膜パターン１１１から
なる上部電極とで構成されたメモリーセル用キャパシタ
が完成される。
ン１０８からなる下部電極と、タンタル酸化膜１１０か
らなるキャパシタ絶縁膜と、炭素膜パターン１１１から
なる上部電極とで構成されたメモリーセル用キャパシタ
が完成される。
【００３９】尚、通常のＬＳＩの製造プロセスでは、引
続き、パッシベーション膜の形成、配線の形成等の工程
が行われる。 実施例２ 図２（ａ）〜（ｄ）は、本発明の第二実施例になるキャ
パシタの製造工程を示している。この第二実施例は、下
部電極（ストレージノード）としてｎ+ 型ポリシリコン
膜を、キャパシタ絶縁膜としてタンタル酸化膜を、上部
電極（プレート）として炭素膜／タングステン膜の２層
膜を用いたスタックトキャパシタセルを有するＤＲＡＭ
に関する。
続き、パッシベーション膜の形成、配線の形成等の工程
が行われる。 実施例２ 図２（ａ）〜（ｄ）は、本発明の第二実施例になるキャ
パシタの製造工程を示している。この第二実施例は、下
部電極（ストレージノード）としてｎ+ 型ポリシリコン
膜を、キャパシタ絶縁膜としてタンタル酸化膜を、上部
電極（プレート）として炭素膜／タングステン膜の２層
膜を用いたスタックトキャパシタセルを有するＤＲＡＭ
に関する。
【００４０】まず、実施例１と同様にして、（１００）
表面を有する比抵抗が１０Ω・ｃｍのｐ型シリコン基板
２０１上に、素子分離膜２０２、ゲート酸化膜２０３、
ゲート電極２０４、ｎ- 型領域２０５1 および２０５2
を形成する（図２（ａ）図示）。
表面を有する比抵抗が１０Ω・ｃｍのｐ型シリコン基板
２０１上に、素子分離膜２０２、ゲート酸化膜２０３、
ゲート電極２０４、ｎ- 型領域２０５1 および２０５2
を形成する（図２（ａ）図示）。
【００４１】また、実施例１と同様にして厚いＣＶＤ酸
化膜２０６と、ｎ- 型領域２０５1に連通する開口部２
０７とを形成する（図２（ｂ）図示）。更に、実施例１
と同様に行なうことにより、開口部２０７を介してｎ-
型領域２０５1 にコンタクトしたｎ+ 型ポリシリコン膜
パターン２０８を形成する。必要に応じて、実施例１の
場合と同様の目的で、パターン２０８上に直接窒化によ
る極薄いシリコン窒化膜２０９を形成してもよい（図２
（ｃ）図示）。
化膜２０６と、ｎ- 型領域２０５1に連通する開口部２
０７とを形成する（図２（ｂ）図示）。更に、実施例１
と同様に行なうことにより、開口部２０７を介してｎ-
型領域２０５1 にコンタクトしたｎ+ 型ポリシリコン膜
パターン２０８を形成する。必要に応じて、実施例１の
場合と同様の目的で、パターン２０８上に直接窒化によ
る極薄いシリコン窒化膜２０９を形成してもよい（図２
（ｃ）図示）。
【００４２】次に、例えば反応性スパッタ法、ＣＶＤ
法、または他の適切な成膜方法により、キャパシタ絶縁
膜としてタンタル酸化膜２１０を堆積する。続いて、炭
素膜およびタングステン膜を順次堆積した後、この積層
膜を通常のフォトエッチング法または反応性イオンッチ
ングに従ってパターニングすることにより、炭素膜パタ
ーン２１１およびタングステン膜パターン２１２の積層
膜からなる上部電極を形成する（図２（ｄ）図示）。
法、または他の適切な成膜方法により、キャパシタ絶縁
膜としてタンタル酸化膜２１０を堆積する。続いて、炭
素膜およびタングステン膜を順次堆積した後、この積層
膜を通常のフォトエッチング法または反応性イオンッチ
ングに従ってパターニングすることにより、炭素膜パタ
ーン２１１およびタングステン膜パターン２１２の積層
膜からなる上部電極を形成する（図２（ｄ）図示）。
【００４３】このようにして、ポリシリコン膜パターン
２０８からなる下部電極と、タンタル酸化膜２１０から
なるキャパシタ絶縁膜と、炭素膜２１１およびタングス
テン膜パターン２１２の積層膜からなる上部電極とで構
成されたメモリセル用キャパシタが完成される。
２０８からなる下部電極と、タンタル酸化膜２１０から
なるキャパシタ絶縁膜と、炭素膜２１１およびタングス
テン膜パターン２１２の積層膜からなる上部電極とで構
成されたメモリセル用キャパシタが完成される。
【００４４】尚、通常のＬＳＩの製造プロセスでは、引
続き、パッシベーション膜の形成、配線の形成等の工程
が行われる。次に、本実施例のキャパシタについてリー
ク特性（Ｉ−Ｖ特性）を評価した。比較のために、絶縁
膜にタンタル酸化膜を用い、上部電極にタングステン膜
を単独で用いた従来例のキャパシタについても、同様に
してリーク特性（Ｉ−Ｖ特性）を評価した。その結果を
図１０に示す。同図から明らかなように、同一の電圧を
印加した場合に、本実施例のキャパシタでは、従来例に
比べてリーク電流が大幅に低減されている。この結果か
ら、キャパシタ電極として炭素膜を用いることにより、
絶縁膜として高誘電体膜を適用して高容量化した場合に
も、リーク電流を抑制できることが判る。
続き、パッシベーション膜の形成、配線の形成等の工程
が行われる。次に、本実施例のキャパシタについてリー
ク特性（Ｉ−Ｖ特性）を評価した。比較のために、絶縁
膜にタンタル酸化膜を用い、上部電極にタングステン膜
を単独で用いた従来例のキャパシタについても、同様に
してリーク特性（Ｉ−Ｖ特性）を評価した。その結果を
図１０に示す。同図から明らかなように、同一の電圧を
印加した場合に、本実施例のキャパシタでは、従来例に
比べてリーク電流が大幅に低減されている。この結果か
ら、キャパシタ電極として炭素膜を用いることにより、
絶縁膜として高誘電体膜を適用して高容量化した場合に
も、リーク電流を抑制できることが判る。
【００４５】実施例３ 図３（ａ）〜（ｄ）は、本発明の第三実施例になるキャ
パシタの製造工程を示している。この第三実施例は、下
部電極（ストレージノード）として炭素膜を、キャパシ
タ絶縁膜としてＳｒＴｉＯ3 膜を、上部電極（プレー
ト）として炭素膜を用いたスタックトキャパシタセルを
有するＤＲＡＭに関する。
パシタの製造工程を示している。この第三実施例は、下
部電極（ストレージノード）として炭素膜を、キャパシ
タ絶縁膜としてＳｒＴｉＯ3 膜を、上部電極（プレー
ト）として炭素膜を用いたスタックトキャパシタセルを
有するＤＲＡＭに関する。
【００４６】まず、実施例１と同様にして、（１００）
表面を有する比抵抗１０Ω・ｃｍのｐ型シリコン基板３
０１上、素子分離膜３０２、酸化膜３０３、ゲート電極
３０４、ｎ- 型領域３０５1 および３０５2 を形成する
（図３（ａ）図示）。
表面を有する比抵抗１０Ω・ｃｍのｐ型シリコン基板３
０１上、素子分離膜３０２、酸化膜３０３、ゲート電極
３０４、ｎ- 型領域３０５1 および３０５2 を形成する
（図３（ａ）図示）。
【００４７】また、実施例１と同様にして厚いＣＶＤ酸
化膜３０６と、ｎ- 型領域３０５1に連通する開口部３
０７とを形成する（図３（ｂ）図示）。次に、炭素膜を
堆積した後、該炭素膜を通常のフォトエッチング法に従
ってパターニングすることにより、開口部３０７を介し
てｎ- 型領域３０５1 にコンタクトした炭素膜パターン
３０８を形成する（図３（ｃ）図示）。
化膜３０６と、ｎ- 型領域３０５1に連通する開口部３
０７とを形成する（図３（ｂ）図示）。次に、炭素膜を
堆積した後、該炭素膜を通常のフォトエッチング法に従
ってパターニングすることにより、開口部３０７を介し
てｎ- 型領域３０５1 にコンタクトした炭素膜パターン
３０８を形成する（図３（ｃ）図示）。
【００４８】次に、例えば反応性スパッタ法、ＣＶＤ法
または他の適切な製膜方法により、キャパシタ絶縁膜と
してＳｒＴｉＯ3 膜３０９を堆積する。続いて、ＳｒＴ
ｉＯ3 膜３０９上に炭素膜を堆積した後、これを通常の
フォトエッチング法に従ってパターニングすることによ
り、炭素膜パターン３１０を形成する。（図３（ｄ）図
示） このようにして、炭素膜パターン３０８からなる下部電
極と、ＳｒＴｉＯ3 膜３０９からなるキャパシタ絶縁膜
と、炭素膜パターン３１０からなる上部電極とで構成さ
れたメモリーセル用キャパシタが完成される。
または他の適切な製膜方法により、キャパシタ絶縁膜と
してＳｒＴｉＯ3 膜３０９を堆積する。続いて、ＳｒＴ
ｉＯ3 膜３０９上に炭素膜を堆積した後、これを通常の
フォトエッチング法に従ってパターニングすることによ
り、炭素膜パターン３１０を形成する。（図３（ｄ）図
示） このようにして、炭素膜パターン３０８からなる下部電
極と、ＳｒＴｉＯ3 膜３０９からなるキャパシタ絶縁膜
と、炭素膜パターン３１０からなる上部電極とで構成さ
れたメモリーセル用キャパシタが完成される。
【００４９】尚、通常のＬＳＩの製造プロセスでは、引
続き、パッシベーション膜の形成、配線の形成等の工程
が行われる。 実施例４ 図４（ａ）〜（ｃ）は、本発明の第四実施例になるキャ
パシタの製造工程を示している。この第四実施例は、下
部電極（ストレージノード）としてｎ+ 型ポリシリコン
膜を、キャパシタ絶縁膜としてタンタル酸化膜を、上部
電極（プレート）としてスパッタ法により成膜した炭素
膜を用いたスタックトキャパシタセルを有するＤＲＡＭ
に関する。また、この実施例は、タンタル酸化膜を成膜
した後に高温の活性酸素雰囲気下でアニールする工程を
含む、キャパシタの製造方法に関する。
続き、パッシベーション膜の形成、配線の形成等の工程
が行われる。 実施例４ 図４（ａ）〜（ｃ）は、本発明の第四実施例になるキャ
パシタの製造工程を示している。この第四実施例は、下
部電極（ストレージノード）としてｎ+ 型ポリシリコン
膜を、キャパシタ絶縁膜としてタンタル酸化膜を、上部
電極（プレート）としてスパッタ法により成膜した炭素
膜を用いたスタックトキャパシタセルを有するＤＲＡＭ
に関する。また、この実施例は、タンタル酸化膜を成膜
した後に高温の活性酸素雰囲気下でアニールする工程を
含む、キャパシタの製造方法に関する。
【００５０】まず、比抵抗が１０Ω・ｃｍであり、（１
００）表面を有するｐ型シリコン基板４０１の表面をＬ
ＯＣＯＳ法により選択的に酸化し、厚い熱酸化膜からな
る素子分離膜４０２を形成する。次いで、素子分離膜４
０２で囲まれた素子領域表面に薄い熱酸化膜を形成し、
更にＣＶＤ法で第一のｎ+ 型ポリシリコン膜を堆積した
後、この積層膜を通常のフォトエッチング法に従ってパ
ターニングすることにより、ゲート酸化膜４０３および
ゲート電極４０４を形成する。その後、ゲート電極４０
４をブロッキングマスクとして、基板１０１に対してイ
オン注入を行なうことにより、チャンネル領域を介して
相互に離間されたｎ- 型領域４０５1 および４０５2 を
自己整合的に形成する。ｎ- 型領域４０５1 および４０
５2 は、夫々ＭＯＳトランジスタのソース領域およびド
レイン領域となる。次に、基板全面に、層間絶縁膜とし
て厚いＣＶＤ酸化膜４０６を形成し、これを通常のフォ
トエッチング法に従ってパターニングすることにより、
ｎ- 型領域４０５1 に連通する開口部を形成する。次
に、タングステンシリサイドを堆積した後、該シリサイ
ド膜を通常のフォトエッチング法に従ってパターニング
することにより、開口部を介してｎ- 型領域４０５1 に
コンタクトしたビット線４０７を形成する。その後、第
二のＣＶＤ酸化膜４０８を堆積する（図４（ａ）図
示）。
００）表面を有するｐ型シリコン基板４０１の表面をＬ
ＯＣＯＳ法により選択的に酸化し、厚い熱酸化膜からな
る素子分離膜４０２を形成する。次いで、素子分離膜４
０２で囲まれた素子領域表面に薄い熱酸化膜を形成し、
更にＣＶＤ法で第一のｎ+ 型ポリシリコン膜を堆積した
後、この積層膜を通常のフォトエッチング法に従ってパ
ターニングすることにより、ゲート酸化膜４０３および
ゲート電極４０４を形成する。その後、ゲート電極４０
４をブロッキングマスクとして、基板１０１に対してイ
オン注入を行なうことにより、チャンネル領域を介して
相互に離間されたｎ- 型領域４０５1 および４０５2 を
自己整合的に形成する。ｎ- 型領域４０５1 および４０
５2 は、夫々ＭＯＳトランジスタのソース領域およびド
レイン領域となる。次に、基板全面に、層間絶縁膜とし
て厚いＣＶＤ酸化膜４０６を形成し、これを通常のフォ
トエッチング法に従ってパターニングすることにより、
ｎ- 型領域４０５1 に連通する開口部を形成する。次
に、タングステンシリサイドを堆積した後、該シリサイ
ド膜を通常のフォトエッチング法に従ってパターニング
することにより、開口部を介してｎ- 型領域４０５1 に
コンタクトしたビット線４０７を形成する。その後、第
二のＣＶＤ酸化膜４０８を堆積する（図４（ａ）図
示）。
【００５１】次に、ｎ- 型領域４０５1 に連通する開口
部を形成した後、第二のｎ+ 型ポリシリコン膜を堆積
し、このポリシリコン膜を通常のフォトエッチング法に
従ってパターニングする。これにより、開口部を介して
ｎ- 型領域４０５2 にコンタクトしたｎ+ 型ポリシリコ
ン膜パターン４０９を形成する。この後、必要に応じ
て、ポリシリコン膜パターン４０９上に自然酸化膜が成
長するのを防止するために、直接窒化により、パターン
４０９上に極薄いシリコン窒化膜４１０を形成してもよ
い。次に、例えばＴａ（ＯＣ2 Ｈ5 ）5 をソースとする
ＣＶＤ法により、タンタル酸化膜４１１を 200Ａ程度の
厚さにまで堆積する（図４（ｂ）図示）。
部を形成した後、第二のｎ+ 型ポリシリコン膜を堆積
し、このポリシリコン膜を通常のフォトエッチング法に
従ってパターニングする。これにより、開口部を介して
ｎ- 型領域４０５2 にコンタクトしたｎ+ 型ポリシリコ
ン膜パターン４０９を形成する。この後、必要に応じ
て、ポリシリコン膜パターン４０９上に自然酸化膜が成
長するのを防止するために、直接窒化により、パターン
４０９上に極薄いシリコン窒化膜４１０を形成してもよ
い。次に、例えばＴａ（ＯＣ2 Ｈ5 ）5 をソースとする
ＣＶＤ法により、タンタル酸化膜４１１を 200Ａ程度の
厚さにまで堆積する（図４（ｂ）図示）。
【００５２】次に、図７に示すようなＲＦ電極１２を備
えたアニール室１１内において、上記図４（ｂ）の状態
のウエハー１０をアニールする。その際、酸素ライン１
３から酸素ガスを供給すると共に、50〜300 ＷのＲＦ放
電を行なうことにより、減圧（0.1 〜10 Torr ）の酸素
プラズマ雰囲気下でアニールを行なう。また、ウエハー
１２はヒータ１４上に載置され、400 ℃〜700 ℃に加熱
される。なお、この装置において、アニール室１１の容
器壁は接地されると共に、ウエハー１０は浮遊電位に設
定される。
えたアニール室１１内において、上記図４（ｂ）の状態
のウエハー１０をアニールする。その際、酸素ライン１
３から酸素ガスを供給すると共に、50〜300 ＷのＲＦ放
電を行なうことにより、減圧（0.1 〜10 Torr ）の酸素
プラズマ雰囲気下でアニールを行なう。また、ウエハー
１２はヒータ１４上に載置され、400 ℃〜700 ℃に加熱
される。なお、この装置において、アニール室１１の容
器壁は接地されると共に、ウエハー１０は浮遊電位に設
定される。
【００５３】次に、スパッタ法を用いてタンタル酸化膜
４１１上に炭素膜を形成した後、これを通常のフォトエ
ッチング法に従ってパターニングすることにより、プレ
ート電極として用いる炭素膜パターン４１２を形成する
（図４（ｃ）図示）。必要に応じ、炭素膜パターンの上
に更に金属膜を積層してもよい。
４１１上に炭素膜を形成した後、これを通常のフォトエ
ッチング法に従ってパターニングすることにより、プレ
ート電極として用いる炭素膜パターン４１２を形成する
（図４（ｃ）図示）。必要に応じ、炭素膜パターンの上
に更に金属膜を積層してもよい。
【００５４】上記のようにして、ポリシリコン膜パター
ン４０８からなる下部電極と、タンタル酸化膜４１１か
らなるキャパシタ絶縁膜と、炭素膜パターン４１２から
なる上部電極とで構成されたメモリーセル用キャパシタ
が完成する。
ン４０８からなる下部電極と、タンタル酸化膜４１１か
らなるキャパシタ絶縁膜と、炭素膜パターン４１２から
なる上部電極とで構成されたメモリーセル用キャパシタ
が完成する。
【００５５】尚、通常のＬＳＩの製造プロセスでは、引
続き、パッシベーション膜の形成、配線の形成等の工程
が行われる。 実施例５ 図５（ａ）〜（ｃ）は、本発明の第五実施例になるキャ
パシタの製造工程を示している。この第五実施例は第四
実施例の変形であり、キャパシタ容量を増大させるため
に、キャパシタ電極を円筒形状にしたものである。ま
た、この実施例でも、タンタル酸化膜を成膜した後に高
温の活性酸素雰囲気下でアニールする工程が含まれる。
続き、パッシベーション膜の形成、配線の形成等の工程
が行われる。 実施例５ 図５（ａ）〜（ｃ）は、本発明の第五実施例になるキャ
パシタの製造工程を示している。この第五実施例は第四
実施例の変形であり、キャパシタ容量を増大させるため
に、キャパシタ電極を円筒形状にしたものである。ま
た、この実施例でも、タンタル酸化膜を成膜した後に高
温の活性酸素雰囲気下でアニールする工程が含まれる。
【００５６】まず、（１００）表面を有する比抵抗１０
Ω・ｃｍのｐ型シリコン基板５０１を用い、実施例４と
同様に行なうことにより、素子分離膜５０２、ゲート酸
化膜５０３、ゲート電極５０４、ｎ- 型領域５０５1 お
よび５０５2 、厚いＣＶＤ酸化膜５０６、ビット線５０
７、第二のＣＶＤ酸化膜５０８を形成する（図５（ａ）
図示）。
Ω・ｃｍのｐ型シリコン基板５０１を用い、実施例４と
同様に行なうことにより、素子分離膜５０２、ゲート酸
化膜５０３、ゲート電極５０４、ｎ- 型領域５０５1 お
よび５０５2 、厚いＣＶＤ酸化膜５０６、ビット線５０
７、第二のＣＶＤ酸化膜５０８を形成する（図５（ａ）
図示）。
【００５７】次に、実施例４と同様にして、ｎ- 型領域
５０５2 に連通する開口部を形成した後、該開口部を介
してｎ- 型領域５０５2 にコンタクトしたｎ+ 型ポリシ
リコン膜パターン５０９を形成する。ただし、この実施
例ではキャパシタ面積を増大する目的で、ｎ+ 型ポリシ
リコン膜パターン５０９を図示のように円筒形に形成す
る。その後、実施例４と同様にして、必要に応じてポリ
シリコン膜パターン５０９上に直接窒化による極薄いシ
リコン窒化膜５１０を形成し、更にタンタル酸化膜５１
１を 200Ａ程度の厚さにまで堆積する（図５（ｂ）図
示）。
５０５2 に連通する開口部を形成した後、該開口部を介
してｎ- 型領域５０５2 にコンタクトしたｎ+ 型ポリシ
リコン膜パターン５０９を形成する。ただし、この実施
例ではキャパシタ面積を増大する目的で、ｎ+ 型ポリシ
リコン膜パターン５０９を図示のように円筒形に形成す
る。その後、実施例４と同様にして、必要に応じてポリ
シリコン膜パターン５０９上に直接窒化による極薄いシ
リコン窒化膜５１０を形成し、更にタンタル酸化膜５１
１を 200Ａ程度の厚さにまで堆積する（図５（ｂ）図
示）。
【００５８】次に、図８に示すようなアニール室２１内
において、上記図５（ｂ）の状態のウエハー２０をアニ
ールする。その際、外部に設けられたマイクロ波放電部
２４に酸素を供給し、100 〜700 Ｗのマイクロ波放電に
よって発生した酸素ラジカルをライン２２を通してアニ
ール室２０内に供給することにより、0.1 〜10 Torrの
酸素ラジカル雰囲気下でアニールを行なう。また、ウエ
ハー２０はヒータ２３上に載置され、400 ℃〜700 ℃に
加熱される。
において、上記図５（ｂ）の状態のウエハー２０をアニ
ールする。その際、外部に設けられたマイクロ波放電部
２４に酸素を供給し、100 〜700 Ｗのマイクロ波放電に
よって発生した酸素ラジカルをライン２２を通してアニ
ール室２０内に供給することにより、0.1 〜10 Torrの
酸素ラジカル雰囲気下でアニールを行なう。また、ウエ
ハー２０はヒータ２３上に載置され、400 ℃〜700 ℃に
加熱される。
【００５９】次に、タンタル酸化膜５１１上にＣＶＤ法
により炭素膜５１２を形成する。このＣＶＤ法による炭
素膜５１１は、例えば300 〜400 ℃の温度下でメタンガ
スをウエハー上に導入し、ＲＦ波放電により反応させる
ことにより、約200 Ａの厚さで堆積させる。ＣＶＤソー
スはメタンガスに限らず、エチレン、スチレン、ブタジ
エン、ベンゼン、トルエン、キシレン等の炭化水素ガス
を用いてもよい。こうして形成された炭素膜５１２を通
常のフォトエッチング法に従ってパターニングすること
により、プレート電極として用いる炭素膜パターン５１
２を形成する（図５（ｃ）図示）。
により炭素膜５１２を形成する。このＣＶＤ法による炭
素膜５１１は、例えば300 〜400 ℃の温度下でメタンガ
スをウエハー上に導入し、ＲＦ波放電により反応させる
ことにより、約200 Ａの厚さで堆積させる。ＣＶＤソー
スはメタンガスに限らず、エチレン、スチレン、ブタジ
エン、ベンゼン、トルエン、キシレン等の炭化水素ガス
を用いてもよい。こうして形成された炭素膜５１２を通
常のフォトエッチング法に従ってパターニングすること
により、プレート電極として用いる炭素膜パターン５１
２を形成する（図５（ｃ）図示）。
【００６０】上記のようにして、ポリシリコン膜パター
ン５０９からなる下部電極と、タンタル酸化膜５１１か
らなるキャパシタ絶縁膜と、炭素膜パターン５１２から
なる上部電極とで構成されたメモリーセル用キャパシタ
が完成する。
ン５０９からなる下部電極と、タンタル酸化膜５１１か
らなるキャパシタ絶縁膜と、炭素膜パターン５１２から
なる上部電極とで構成されたメモリーセル用キャパシタ
が完成する。
【００６１】尚、通常のＬＳＩの製造プロセスでは、引
続き、パッシベーション膜の形成、配線の形成等の工程
が行われる。 実施例６ 図６（ａ）〜（ｃ）は、本発明の第六実施例になるキャ
パシタの製造工程を示している。この第六実施例は下部
電極（ストレージノード）として白金膜を、キャパシタ
絶縁膜としてＳｒＴｉＯ3 膜を、上部電極（プレート）
としてＣＶＤ法により成膜した炭素膜を用いたスタック
トキャパシタセルを有するＤＲＡＭに関する。また、こ
の実施例でも、タンタル酸化膜を成膜した後に高温の活
性酸素雰囲気下でアニールする工程が含まれる。
続き、パッシベーション膜の形成、配線の形成等の工程
が行われる。 実施例６ 図６（ａ）〜（ｃ）は、本発明の第六実施例になるキャ
パシタの製造工程を示している。この第六実施例は下部
電極（ストレージノード）として白金膜を、キャパシタ
絶縁膜としてＳｒＴｉＯ3 膜を、上部電極（プレート）
としてＣＶＤ法により成膜した炭素膜を用いたスタック
トキャパシタセルを有するＤＲＡＭに関する。また、こ
の実施例でも、タンタル酸化膜を成膜した後に高温の活
性酸素雰囲気下でアニールする工程が含まれる。
【００６２】まず、（１００）表面を有する比抵抗１０
Ω・ｃｍのｐ型シリコン基板６０１を用い、実施例４と
同様に行なうことにより、素子分離膜６０２、ゲート酸
化膜６０３、ゲート電極６０４、ｎ- 型領域６０５1 お
よび６０５2 、厚いＣＶＤ酸化膜６０６、ビット線６０
７、第二のＣＶＤ酸化膜６０８を形成する（図６（ａ）
図示）。
Ω・ｃｍのｐ型シリコン基板６０１を用い、実施例４と
同様に行なうことにより、素子分離膜６０２、ゲート酸
化膜６０３、ゲート電極６０４、ｎ- 型領域６０５1 お
よび６０５2 、厚いＣＶＤ酸化膜６０６、ビット線６０
７、第二のＣＶＤ酸化膜６０８を形成する（図６（ａ）
図示）。
【００６３】次に、ｎ- 型領域６０５2 に連通する開口
部を形成した後、第二のｎ+ 型ポリシリコン膜６０９を
堆積し、これをエッチバックする。これにより、該開口
部をｎ- 型領域６０５2 にコンタクトした第二のｎ+ 型
ポリシリコン膜６０９で埋める。その後、全面にＴｉＮ
膜を堆積し、これを通常のフォトエッチングでパターン
ニングすることにより、第二のｎ+ 型ポリシリコン膜６
０９にコンタクトしたＴｉＮ膜パターン６１０を形成す
る。更に、例えばメッキ法により、ＴｉＮ膜パターン６
１０上にのみ選択的にＰｔ膜６１１を形成する。次に、
ＣＶＤ法、スパッタ法または他の適切な成膜方法によ
り、ＳｉＴｉＯ3 膜６１２を全面に形成する（図６
（ｂ）図示）。
部を形成した後、第二のｎ+ 型ポリシリコン膜６０９を
堆積し、これをエッチバックする。これにより、該開口
部をｎ- 型領域６０５2 にコンタクトした第二のｎ+ 型
ポリシリコン膜６０９で埋める。その後、全面にＴｉＮ
膜を堆積し、これを通常のフォトエッチングでパターン
ニングすることにより、第二のｎ+ 型ポリシリコン膜６
０９にコンタクトしたＴｉＮ膜パターン６１０を形成す
る。更に、例えばメッキ法により、ＴｉＮ膜パターン６
１０上にのみ選択的にＰｔ膜６１１を形成する。次に、
ＣＶＤ法、スパッタ法または他の適切な成膜方法によ
り、ＳｉＴｉＯ3 膜６１２を全面に形成する（図６
（ｂ）図示）。
【００６４】次に、図９に示すようなＵＶランプ３２を
具備したアニール室３１内において、上記図６（ｂ）の
状態のウエハー３０をアニールする。その際、ライン３
３からオゾンガスを供給すると共に、ＵＶランプ３２で
紫外線照射しながら0.1 Torr乃至常圧でアニールを行な
う。ウエハー１２はヒータ３４上に載置され、300 ℃程
度の温度に加熱される。
具備したアニール室３１内において、上記図６（ｂ）の
状態のウエハー３０をアニールする。その際、ライン３
３からオゾンガスを供給すると共に、ＵＶランプ３２で
紫外線照射しながら0.1 Torr乃至常圧でアニールを行な
う。ウエハー１２はヒータ３４上に載置され、300 ℃程
度の温度に加熱される。
【００６５】次に、実施例５と同様にしてＣＶＤ法によ
り炭素膜を形成し、これを通常のフォトエッチング法に
従ってパターニングすることにより、プレート電極とし
て用いる炭素膜パターン６１３を形成する（図６（ｃ）
図示）。
り炭素膜を形成し、これを通常のフォトエッチング法に
従ってパターニングすることにより、プレート電極とし
て用いる炭素膜パターン６１３を形成する（図６（ｃ）
図示）。
【００６６】上記のようにして、Ｐｔ膜６１１からなる
下部電極と、ＳｒＴｉＯ3 膜６１２からなるキャパシタ
絶縁膜と、炭素膜パターン６１３からなる上部電極とで
構成されたメモリーセル用キャパシタが完成する。
下部電極と、ＳｒＴｉＯ3 膜６１２からなるキャパシタ
絶縁膜と、炭素膜パターン６１３からなる上部電極とで
構成されたメモリーセル用キャパシタが完成する。
【００６７】尚、通常のＬＳＩの製造プロセスでは、引
続き、パッシベーション膜の形成、配線の形成等の工程
が行われる。 実施例７ この実施例は、キャパシタ電極として用いる炭素膜を、
300 ℃以上の高温で成膜することによって、該炭素膜の
仕事関数値を大きくし、キャパシタのリーク電流を更に
減少させる方法に関する。
続き、パッシベーション膜の形成、配線の形成等の工程
が行われる。 実施例７ この実施例は、キャパシタ電極として用いる炭素膜を、
300 ℃以上の高温で成膜することによって、該炭素膜の
仕事関数値を大きくし、キャパシタのリーク電流を更に
減少させる方法に関する。
【００６８】この実施例では、実施例４における上部電
極４１２を、次のようにして行なった点を除き、実施例
４と全く同様にして図４（ｃ）のキャパシタを製造し
た。即ち、この実施例では、ウエハーを室温、150 ℃、
300 ℃または450 ℃の温度に保持した状態で、スパッタ
法により炭素膜４１２を形成し、該炭素膜をパターンニ
ングすることにより上部電極４１２を形成した。
極４１２を、次のようにして行なった点を除き、実施例
４と全く同様にして図４（ｃ）のキャパシタを製造し
た。即ち、この実施例では、ウエハーを室温、150 ℃、
300 ℃または450 ℃の温度に保持した状態で、スパッタ
法により炭素膜４１２を形成し、該炭素膜をパターンニ
ングすることにより上部電極４１２を形成した。
【００６９】こうして得られた４種類のキャパシタの夫
々について、Ｉ−Ｖ特性を調べたところ、図１１に示す
結果が得られた。この結果から明らかなように、炭素膜
４１２の形成温度が300 ℃以上の場合にリーク電流が大
幅に低減されている。
々について、Ｉ−Ｖ特性を調べたところ、図１１に示す
結果が得られた。この結果から明らかなように、炭素膜
４１２の形成温度が300 ℃以上の場合にリーク電流が大
幅に低減されている。
【００７０】その原因を考察するために、シリコン酸化
膜キャパシタ（ＭＯＳキャパシタ）の上部電極を上記と
同様の条件で成膜した炭素膜で形成し、得られたＭＯＳ
キャパシタのＣ−Ｖ特性を測定した。そのＣ−Ｖ曲線の
シフト（フラットバンド電圧のシフト）から、夫々の温
度で形成された炭素膜の仕事関数値を求めた。その結果
を図１２に示す。この図から、形成温度が300 ℃以上に
なると、炭素膜の仕事関数の値が大幅に大きくなること
が分かる。従って、上部電極に用いる炭素膜を300 ℃以
上の高温で成膜すると、その仕事関数値が顕著に大きく
なり、キャパシタ絶縁膜との間のエネルギー障壁が高く
なるため、リーク電流が大幅に減少するものと思われ
る。
膜キャパシタ（ＭＯＳキャパシタ）の上部電極を上記と
同様の条件で成膜した炭素膜で形成し、得られたＭＯＳ
キャパシタのＣ−Ｖ特性を測定した。そのＣ−Ｖ曲線の
シフト（フラットバンド電圧のシフト）から、夫々の温
度で形成された炭素膜の仕事関数値を求めた。その結果
を図１２に示す。この図から、形成温度が300 ℃以上に
なると、炭素膜の仕事関数の値が大幅に大きくなること
が分かる。従って、上部電極に用いる炭素膜を300 ℃以
上の高温で成膜すると、その仕事関数値が顕著に大きく
なり、キャパシタ絶縁膜との間のエネルギー障壁が高く
なるため、リーク電流が大幅に減少するものと思われ
る。
【００７１】
【発明の効果】以上詳述したように、本発明によれば、
キャパシタ電極として炭素膜を用いることによって、リ
ーク電流が少なく且つ蓄積容量が大きなキャパシタを提
供することができる。ひいては、ＤＲＡＭ等の信頼性が
向上され、高性能の半導体集積回路が提供される。
キャパシタ電極として炭素膜を用いることによって、リ
ーク電流が少なく且つ蓄積容量が大きなキャパシタを提
供することができる。ひいては、ＤＲＡＭ等の信頼性が
向上され、高性能の半導体集積回路が提供される。
【図１】（ａ）〜（ｄ）：本発明の第一実施例になるキ
ャパシタの製造プロセスをその工程順に示す断面図。
ャパシタの製造プロセスをその工程順に示す断面図。
【図２】（ａ）〜（ｄ）：本発明の第二実施例になるキ
ャパシタの製造プロセスをその工程順に示す断面図。
ャパシタの製造プロセスをその工程順に示す断面図。
【図３】（ａ）〜（ｄ）：本発明の第三実施例になるキ
ャパシタの製造プロセスをその工程順に示す断面図。
ャパシタの製造プロセスをその工程順に示す断面図。
【図４】（ａ）〜（ｃ）：本発明の第四実施例になるキ
ャパシタの製造プロセスをその工程順に示す断面図。
ャパシタの製造プロセスをその工程順に示す断面図。
【図５】（ａ）〜（ｃ）：本発明の第五実施例になるキ
ャパシタの製造プロセスをその工程順に示す断面図。
ャパシタの製造プロセスをその工程順に示す断面図。
【図６】（ａ）〜（ｃ）：本発明の第六実施例になるキ
ャパシタの製造プロセスをその工程順に示す断面図。
ャパシタの製造プロセスをその工程順に示す断面図。
【図７】第四実施例で用いたアニール装置を示す説明
図。
図。
【図８】第五実施例で用いたアニール装置を示す説明
図。
図。
【図９】第六実施例で用いたアニール装置を示す説明
図。
図。
【図１０】本発明の第二実施例になるキャパシタと、従
来例のキャパシタのリーク特性を示す線図。
来例のキャパシタのリーク特性を示す線図。
【図１１】第四実施例になるキャパシタのリーク電流特
性と、その上部電極（炭素膜）の成膜温度との関係を示
す線図。
性と、その上部電極（炭素膜）の成膜温度との関係を示
す線図。
【図１２】炭素膜の成膜温度と、得られた炭素膜の仕事
関数値との関係を示す線図。
関数値との関係を示す線図。
【図１３】本発明に含まれる複数の態様について、夫々
の場合のリーク電流抑制効果を比較して示す図。
の場合のリーク電流抑制効果を比較して示す図。
【図１４】種々の誘電体材料の誘電率と夫々の禁制帯幅
との関係を示す図。
との関係を示す図。
【図１５】タンタル酸化膜および金属のエネルギーバン
ドを示す図。
ドを示す図。
１０１，２０１，３０１…シリコン基板、１０２，１０
３，２０２，２０３，３０２，３０３…熱酸化膜パター
ン、１０４，１０８，２０４，２０８，３０４…ｎ+ 型
ポリシリコン膜パターン、１０５1 ，１０５2 ，２０５
1 ，２０５2 ，３０５1 ，３０５2 …ｎ- 型領域、１０
６，２０６，３０６…ＣＶＤ酸化膜、１０７，２０７，
３０７…開口部、１０９，２０９…シリコン窒化膜、１
１０，２１０…タンタル酸化膜、１１１，２１１，３０
８，３１０…炭素膜パターン、２１２…タングステン膜
パターン、３０９…ＳｒＴｉＯ3 膜
３，２０２，２０３，３０２，３０３…熱酸化膜パター
ン、１０４，１０８，２０４，２０８，３０４…ｎ+ 型
ポリシリコン膜パターン、１０５1 ，１０５2 ，２０５
1 ，２０５2 ，３０５1 ，３０５2 …ｎ- 型領域、１０
６，２０６，３０６…ＣＶＤ酸化膜、１０７，２０７，
３０７…開口部、１０９，２０９…シリコン窒化膜、１
１０，２１０…タンタル酸化膜、１１１，２１１，３０
８，３１０…炭素膜パターン、２１２…タングステン膜
パターン、３０９…ＳｒＴｉＯ3 膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 青山 知憲 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内
Claims (3)
- 【請求項１】 半導体基板上に形成された下部電極と、
該下部電極上に積層されたキャパシタ絶縁膜と、該絶縁
膜上に積層された上部電極とを具備した半導体集積回路
用キャパシタにおいて、前記キャパシタ絶縁膜が高誘電
体材料からなり、前記上部電極および下部電極のうち少
なくとも一方が、炭素膜、または炭素膜および炭素以外
の導電体膜を含む多層積層膜からなることを特徴とする
半導体集積回路用キャパシタ。 - 【請求項２】 半導体基板上にキャパシタ用の下部電極
を形成する工程と、該電極上に高誘電体材料からなるキ
ャパシタ絶縁膜を形成する工程と、該絶縁膜をエネルギ
ー的に励起された酸素を含むガス雰囲気中でアニールす
る工程と、該アニールされた絶縁膜上に上部電極を形成
する工程とを具備したことを特徴とする半導体集積回用
キャパシタの製造方法。 - 【請求項３】 半導体基板上にキャパシタ用の下部電極
を形成する工程と、該電極上に高誘電体材料からなるキ
ャパシタ絶縁膜を形成する工程と、該絶縁膜上に、３０
０℃以上の成膜温度で、炭素膜からなる上部電極を形成
する工程とを具備したことを特徴とする半導体集積回用
キャパシタの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5164726A JPH0685173A (ja) | 1992-07-17 | 1993-07-02 | 半導体集積回路用キャパシタ |
| KR93013409A KR0130546B1 (en) | 1992-07-17 | 1993-07-16 | Semiconductor intergrated circuit capacitor having a carbon film |
| US08/094,422 US5440157A (en) | 1992-07-17 | 1993-07-16 | Semiconductor integrated-circuit capacitor having a carbon film electrode |
| US08/420,649 US5641702A (en) | 1992-07-17 | 1995-04-12 | Method of making semiconductor integrated-circuit capacitor |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19111792 | 1992-07-17 | ||
| JP4-191117 | 1992-07-17 | ||
| JP5164726A JPH0685173A (ja) | 1992-07-17 | 1993-07-02 | 半導体集積回路用キャパシタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0685173A true JPH0685173A (ja) | 1994-03-25 |
Family
ID=26489721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5164726A Pending JPH0685173A (ja) | 1992-07-17 | 1993-07-02 | 半導体集積回路用キャパシタ |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5440157A (ja) |
| JP (1) | JPH0685173A (ja) |
| KR (1) | KR0130546B1 (ja) |
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| JP2008244331A (ja) * | 2007-03-28 | 2008-10-09 | Toshiba Corp | 半導体装置およびその製造方法 |
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| KR100207444B1 (ko) * | 1995-03-14 | 1999-07-15 | 윤종용 | 반도체 장치의 고유전막/전극 및 그 제조방법 |
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