KR100406549B1 - 지르코늄산화막을 구비하는 캐패시터의 제조 방법 - Google Patents

지르코늄산화막을 구비하는 캐패시터의 제조 방법 Download PDF

Info

Publication number
KR100406549B1
KR100406549B1 KR10-2001-0038645A KR20010038645A KR100406549B1 KR 100406549 B1 KR100406549 B1 KR 100406549B1 KR 20010038645 A KR20010038645 A KR 20010038645A KR 100406549 B1 KR100406549 B1 KR 100406549B1
Authority
KR
South Korea
Prior art keywords
capacitor
film
storage node
forming
semiconductor substrate
Prior art date
Application number
KR10-2001-0038645A
Other languages
English (en)
Other versions
KR20030003324A (ko
Inventor
송창록
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2001-0038645A priority Critical patent/KR100406549B1/ko
Priority to US10/146,121 priority patent/US6541332B2/en
Publication of KR20030003324A publication Critical patent/KR20030003324A/ko
Application granted granted Critical
Publication of KR100406549B1 publication Critical patent/KR100406549B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 트랜지스터와 캐패시터를 접속시키기 위한 다수의 마스크 및 식각 공정에 따른 오정렬을 방지하고, 증착 및 후처리 공정을 매 박막마다 실시함에 따른 복잡한 공정을 단순화시키고 고유전율 및 저누설전류 특성을 확보하도록 한 지르코늄산화막을 구비하는 캐패시터의 제조 방법을 제공하기 위한 것으로, 반도체기판상에 층간절연막을 형성하는 단계, 상기 층간절연막을 선택적으로 식각하여 상기 반도체기판의 표면을 노출시키는 스토리지노드 콘택홀을 형성하는 단계, 상기 스토리지노드 콘택홀내 노출된 상기 반도체기판상에 오믹접촉층을 형성하는 단계, 상기 오믹접촉층을 포함한 전면에 Ti1-xZrxN(0∼0.5)을 형성하는 단계, 상기 스토리지노드 콘택홀내에만 Ti1-xZrxN을 잔류시키는 단계, 상기 잔류 Ti1-xZrxN을 포함한 전면에 상부전극을 형성하는 단계, 및 상기 상부전극을 포함한 상기 반도체기판을 산소가 포함된 가스분위기에서 열처리하여 상기 오믹접촉층 상에 상기 Ti1-xZrxN으로 된 하부전극과 상기 하부전극과 상기 상부전극의 계면에 상기 Ti1-xZrxN의 Zr이 함유된 유전막을 형성하는 단계를 포함하여 이루어진다.

Description

지르코늄산화막을 구비하는 캐패시터의 제조 방법{METHOD FOR FABRICATING CAPACITOR HAVING ZIRCONIUM OXIDE}
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 캐패시터의 제조 방법에 관한 것이다.
최근에 반도체 소자가 고집적화됨에 따라 충분한 정전용량을 확보하기 위해 캐패시터의 구조를 실린더(Cylinder), 핀(Pin), 적층(Stack) 또는 반구형 실리콘(HSG) 등의 복잡한 구조로 형성하여 전하저장 면적을 증가시키거나, SiO2나 Si3N4에 비해 유전상수가 큰 ZrO2, HfO2, Al2O3, Ta2O5, TiO2, SrTiO3, (Ba,Sr)TiO3, BLT 등의 고유전물질에 대한 연구가 활발히 진행되고 있다.
특히, ZrO2는 현재 캐패시터의 유전막으로 연구되고 있는 고유전율막이다.
도 1a 내지 도 1c는 종래기술에 따른 캐패시터의 제조 방법을 도시한 도면이다.
도 1a에 도시된 바와 같이, 트랜지스터 및 비트라인의 제조 공정이 완료된 반도체기판(11)상에 층간절연막(Inter Layer Dielectric; ILD)(12)을 형성한 다음, 층간절연막(12)상에 스토리지노드 콘택 마스크(도시 생략)를 형성하고, 스토리지노드 콘택마스크로 층간절연막(12)을 식각하여 반도체기판(11)의 소정 표면이 노출되는 스토리지노드 콘택홀을 형성한다.
계속해서, 스토리지노드 콘택홀을 포함한 전면에 폴리실리콘을 형성한 후,에치백(Etch back)공정으로 소정 깊이만큼 리세스시켜 콘택홀의 소정 부분에 매립되는 폴리실리콘플러그(13)를 형성한 다음, 폴리실리콘플러그(13)상에 티타늄실리사이드(이하 'TiSi2'라 약칭함)(14)와 티타늄나이트라이드(이하 'TiN'이라 약칭함)(15)의 적층막을 형성한다.
이 때, TiSi2(14)는 폴리실리콘플러그(13)와 후속 하부전극과의 오믹 콘택(Ohmic contact)을 형성해 주고, TiN(15)는 후속 열처리 과정에서 스토리지노드 콘택플러그인 폴리실리콘플러그(13)가 하부전극과 반응하여 고저항의 실리사이드막을 형성하는 것을 방지하는 확산방지막의 역할을 한다.
도 1b에 도시된 바와 같이, TiN(15)를 포함한 층간절연막(12)상에 하부전극의 높이를 결정짓는 캐패시터산화막(16)을 형성한 후, 캐패시터산화막(16)상에 감광막을 이용한 스토리지노드마스크(도시 생략)를 형성한다.
계속해서, 스토리지노드마스크로 캐패시터산화막(16)을 식각하여 폴리실리콘플러그(13)에 정렬되는 하부전극이 형성될 영역(이하 '오목부'라 약칭함)을 오픈시킨다.
계속해서, 오픈된 오목부를 포함한 캐패시터산화막(16)의 표면상에 하부전극(17)으로서 폴리실리콘 또는 금속막을 증착한 다음, 에치백 또는 화학적기계적연마를 통해 오목부내에만 하부전극(17)을 잔류시켜 이웃한 셀간 서로 격리시킨다.
도 1c에 도시된 바와 같이, 하부전극(17)을 포함한 전면에 유전막(18), 상부전극(19)을 순차적으로 증착한다. 이 때, 하부전극(17), 유전막(18), 상부전극(19)은 주로 화학기상증착법(Chemical Vapor Deposition; CVD)에 의해 증착되며, 유전막(18)은 ZrO2와 같은 고유전율막을 이용한다.
상술한 종래기술에서는 스토리지노드 콘택마스크와 스토리지노드 마스크를 이용하여 플러그에 접속되는 캐패시터를 형성한다.
그러나, 미세 디자인룰(design)이 적용되는 4Gbit 이상의 DRAM에서는 스토리지노드 콘택플러그와 하부전극의 오정렬(Misalign)과 캐패시터 정전용량 확보를 위해 하부전극의 높이를 증가시켜야만 한다. 이와 같이 하부전극의 높이를 증가시키면 미세 디자인룰에서 금속배선을 위한 플러그의 높이를 증가시키게 되므로, 금속배선 형성에 어려움이 있다.
더욱이, 각각의 하부전극 사이의 간격이 매우 좁아짐으로 인해 하부전극, 유전막, 상부전극을 모두 형성하기 위해서는 현재 적용되고 있는 화학기상증착법(CVD)으로는 한계에 이르러 최근에 원자층 증착법(ALD)이 개발되고 있는 추세이다.
그러나, 원자층 증착법을 적용하는 경우 단차피복성(step coverage)을 높이기 위해 저온에서 증착하기 때문에, 박막의 품질을 개선하기 위하여 매 단계마다 별도의 열처리나 플라즈마 처리 등이 도입되어야만 하는 단점이 있다. 이런 경우 신규 장비 투자 및 공정의 복잡성때문에 제조 원가가 상승하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 트랜지스터와 캐패시터를 접속시키기 위한 다수의 마스크 및 식각 공정에 따른 오정렬을 방지하고, 증착 및 후처리 공정을 매 박막마다 실시함에 따른 공정의 복잡함 및 제조원가 상승을 억제하는데 캐패시터의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래기술에 따른 캐패시터의 제조 방법을 도시한 공정 단면도,
도 2a 내지 도 2c는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 공정 단면도,
도 3은 TiO2와 ZrO2의 상안정성을 나타내는 상평형도.
*도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 층간절연막
23 : 티타늄실리사이드 24a : Ti1-xZrxN
24b : 하부전극 25a : 상부전극
26 : ZrO2
상기의 목적을 달성하기 위한 본 발명의 지르코늄산화막을 구비하는 캐패시터의 제조 방법은 반도체기판상에 층간절연막을 형성하는 단계, 상기 층간절연막을 선택적으로 식각하여 상기 반도체기판의 표면을 노출시키는 스토리지노드 콘택홀을 형성하는 단계, 상기 스토리지노드 콘택홀내 노출된 상기 반도체기판상에 오믹접촉층을 형성하는 단계, 상기 오믹접촉층을 포함한 전면에 Ti1-xZrxN(0∼0.5)을 형성하는 단계, 상기 스토리지노드 콘택홀내에만 Ti1-xZrxN을 잔류시키는 단계, 상기 잔류 Ti1-xZrxN을 포함한 전면에 상부전극을 형성하는 단계, 및 상기 상부전극을 포함한 상기 반도체기판을 산소가 포함된 가스분위기에서 열처리하여 상기 오믹접촉층 상에 상기 Ti1-xZrxN으로 된 하부전극과 상기 하부전극과 상기 상부전극의 계면에 상기 Ti1-xZrxN의 Zr이 함유된 유전막을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
바람직하게, 상기 열처리후, 상기 Ti1-xZrxN과 상기 전극막의 계면에50Å∼300Å의 두께의 ZrO2이 형성되는 것을 특징으로 한다.
바람직하게, 상기 산소가 포함된 가스분위기에서 열처리하는 단계는, 산소와 질소 또는 산소와 아르곤 중 어느 하나의 혼합가스 분위기에서 400℃∼800℃의 온도로 10초∼10분동안 진행됨을 특징으로 한다.
바람직하게, 상기 Ti1-xZrxN을 증착하는 단계는, 스퍼터링법, 화학기상증착법 또는 원자층증착법 중 어느 한 증착법으로 이루어지되, 100Å∼300Å의 두께로 증착됨을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 도면이다.
도 2a에 도시된 바와 같이, 트랜지스터 및 비트라인의 제조 공정이 완료된 반도체기판(21)상에 반도체기판(21)과 후속 캐패시터를 절연시키기 위한 층간절연막(22)을 증착한 다음, 층간절연막(22)상에 감광막을 이용하여 스토리지노드 콘택 마스크(도시 생략)를 형성한다.
이 때, 층간절연막(22)은 산화물로서 5000Å∼20000Å의 두께로 증착된다.
다음으로, 스토리지노드 콘택마스크로 층간절연막(22)을 식각하여 반도체기판(11)의 소정 표면이 노출되는 스토리지노드 콘택홀을 형성한다. 이 때, 스토리지노드 콘택홀은 원형, 막대형 또는 직사각형 중 어느 하나의 형태로 형성되거나, 또는 다각형 형태로 형성된다.
계속해서, 스토리지노드 콘택홀을 포함한 전면에 티타늄을 증착한 다음, 급속열처리를 실시하여 스토리지노드 콘택홀내에 노출된 반도체기판(21)상에 후속 하부전극과 반도체기판(21)의 접촉저항을 개선시키기 위한 오믹접촉층인 티타늄실리사이드(23)를 형성한다.
이 때, 티타늄은 스퍼터링법, 화학기상증착법 또는 원자층 증착법 중 어느 한 방법으로 100Å∼500Å의 두께로 증착된다.
그리고, 티타늄실리사이드(23)를 형성하기 위한 급속열처리(RTP)는 질소 또는 아르곤 가스 중 어느 하나의 가스를 사용하여 700℃∼900℃의 온도에서 10초∼180초동안 진행한다.
이후, 미반응 티타늄은 습식식각으로 제거하는데, 수산화암모늄 또는 황산 중 어느 하나를 포함하는 용액에서 1분∼40분동안 진행된다.
한편, 티타늄증착후, 스퍼터링법, 화학기상증착법 또는 원자층 증착법 중 어느 한 방법으로 100Å∼500Å의 두께의 티타늄나이트라이드(TiN)을 추가로 증착해도 무방하다.
다음으로, 미반응 티타늄이 제거된 전면에 Ti1-xZrxN(x=0∼0.5)(24)을 형성한다. 이 때, Ti1-xZrxN(24)는 스퍼터링법, 화학기상증착법 또는 원자층증착법 중 어느 한 증착법을 이용하여 100Å∼300Å의 두께로 증착된다.
한편, 화학기상증착법 또는 원자층증착법을 이용하여 Ti1-xZrxN(24)을 증착하는 경우, TiN부터 Ti0.5Zr0.5N까지 Zr의 몰분율을 순차적으로 증가시켜 증착할 수도 있다.
도 2b에 도시된 바와 같이, 층간절연막(22)상의 Ti1-xZrxN(24)을 제거하여 스토리지노드 콘택홀 내에만 Ti1-xZrxN(24a)을 잔류시킨다.
이 때, Ti1-xZrxN(24a)을 콘택홀내에만 잔류시키는 방법은, Ti1-xZrxN(24)을 포함한 전면에 감광막이나 SOG(Spin On Glass)를 증착한 후, 스토리지노드콘택홀상에만 감광막이나 SOG를 잔류시킨다. 계속해서, 잔류하는 감광막이나 SOG를 연마방지막으로 하여 층간절연막(22)의 표면이 드러날때까지 에치백 또는 화학적기계적연마한다.
다음으로, 스토리지노드 콘택홀내에만 잔류하는 Ti1-xZrxN(24a)을 포함한 전면에 전극막(25)을 증착한다. 이 때, 전극막(25)은 백금, 이리듐 또는 루테늄 중 어느 하나를 포함하는 귀금속(noble metal), 전도성 산화물 또는 귀금속과 전도성산화물의 복합막이며, 전극막(25)은 스퍼터링법, 화학기상증착법(CVD) 또는 원자층증착법(ALD) 중 어느 한 방법으로 50Å∼2000Å의 두께로 증착된다.
여기서, 전도성 산화물로는 IrO2, RuO2, SrRuO3, (Ba, Sr)RuO3, (Sr, Ca)RuO3, A1-xRexBzO3(0≤x≤0.5, 0≤y≤0.5, 0.9≤z≤1.1, A=Y, La; Re=Sr, Ca; B=Cr, Mn, Fe)또는 La1-xSrxCo1-yCryO3(0≤x≤0.5, 0≤y≤0.5) 중 어느 하나를 이용한다.
도 2c에 도시된 바와 같이, 산소와 질소(O2+N2) 또는 산소와 아르곤(O2+Ar)의 혼합가스 분위기에서 400℃∼800℃의 온도로 10초∼10분동안 열처리한다.
이와 같은 산소가 포함된 분위기의 열처리에 의해 Ti1-xZrxN(24a)이 산화되면서 Ti1-xZrxN(24a)과 전극막(25)의 계면에 50Å∼300Å의 두께의 ZrO2(26)이 형성된다.
그리고, Zr02(26) 형성에 참여하지 않는 미반응 Ti1-xZrxN(24a)은 하부전극(24b)으로 이용하고, 열처리된 전극막(25)은 상부전극(25a)으로 이용하며, ZrO2(26)는 캐패시터의 유전막으로 이용된다.
이와 같이, 스토리지노드 콘택홀내에서 ZrO2(26)와 하부전극(24b)을 형성하므로, 스토리지노드 콘택이면서 확산방지막인 Ti1-xZrxN(24a)을 하부전극(24b)으로 활용할뿐만 아니라, 티타늄실리사이드/티타늄나이트라이드/하부전극/유전막/상부전극의 다섯층을 순차적으로 형성하는 종래 기술과는 달리, 확산방지막의 역할을 하는 Ti1-xZrxN(24a)을 하부전극(24b)으로 이용하고 그 상부에 상부전극(25a)을 형성하는 방법으로 단 두개의 층만을 형성하여 열처리하므로써 캐패시터 제조 공정을 단순화시킨다.
만약, 상부에 전극막 없이 Ti1-xZrxN을 산소를 포함한 가스분위기에서 노출시켜 산화시키면, 산소분자(O2)에 의해 표면반응이 시작하기 때문에 표면이 거칠어지며, 또한 표면에 어떠한 외부적인 압축스트레스(compressive stress)가 존재하지 않기 때문에 Ti1-xZrxN이 산화되면서 부피가 팽창하여 미세 크랙(crack)을 발생시켜 유전막으로 사용할 수 있는 고품질의 ZrO2이 얻어지지 않는다.
또한, 화학기상증착법(CVD) 또는 원자층증착법(ALD)으로 ZrO2을 형성하는 경우에도 단차피복성을 확보하기 위해 낮은 온도에서 산소를 포함한 반응을 일으키기 때문에 결정화를 위하여 고온 열처리가 반드시 필요하다.
하지만, 본 발명의 실시예에서는 열처리시 Ti1-xZrxN(24a)상의 전극막(25)을 확산해온 산소원자(O)를 Ti1-xZrxN(24a)와 서로 반응시키기 때문에, 상대적으로 반응속도가 매우 빠르며, 더욱이 ZrO2(26)가 형성되면서 부피 팽창을 하더라도 그 주위를 덮고 있는 전극막(25)으로부터 압축스트레스를 받아 ZrO2(26)와 전극막(25) 사이의 계면이 매우 매끈한 장점이 있다.
아울러, 열처리를 통해 ZrO2(26)이 생성되어 격자부정합을 최대한 완화하기 때문에 누설전류에 악영향을 미치는 표면전하가 최소화되는 장점도 있다.
한편, ZrO2(26)가 생성되면서 발생하는 여분의 질소원자(N)는 Ti1-xZrxN(24a)에 다시 녹아 들어가기 때문에 ZrO2(26)와 전극막(25) 사이에 공간결함(void)을 생성시키지 않는다.
상술한 공정에 의해 형성된 캐패시터는 전극막(25)을 상부전극(25a)으로 미반응 Ti1-xZrxN(24a)을 하부전극(24a)으로 반응 생성물인 ZrO2(26)를 유전막으로 적용하는 구조가 되는데, 열처리 온도 및 시간을 조절하면 원하는 두께의 유전막을 형성할 수 있다.
Ti1-xZrxN이 산화되면서 생성되는 산화물층이 TiO2가 아니라 ZrO2인 것은 간단한 열역학적 고찰로 확인할 수 있다.
도 3은 TiO2와 ZrO2의 상안정성을 나타내는 상평형도이다.
도 3을 참조하면, Zr/ZrO2가 공존하는 평형 산소분압(PO2)이 Ti/TiO2가 공존하는 평형 산소분압보다 낮기 때문에 열역학적으로 ZrO2가 TiO2보다 더 안정하다. 따라서 Zr와 Ti를 섞어 놓고 산소분위기에서 열처리하면 Ti보다는 Zr의 산화포텐셜(oxidation potential)이 더 크기 때문에 Ti보다 Zr가 먼저 산화되는 것이 열역학적으로 안정하다.
마찬가지로 Ti1-xZrxN이 산화될 경우에도 표면에 TiO2가 생성되는 것보다 ZrO2가 생성되는 것이 열역학적으로 안정하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은 하부전극을 형성하기 위한 별도의 캐패시터산화막을 형성할 필요없이 스토리지노드 콘택홀내에 바로 하부전극을 형성하므로써 정렬도를 확보하면서 캐패시터의 적층 높이를 낮춰 후속 공정을 용이하게 진행할 수 있는 효과가 있다.
또한, 고유전율 및 저누설전류특성을 갖는 ZrO2를 한 번의 열처리를 통한 고체반응법을 통해 형성하므로써 별도의 화학기상증착장치나 원자층증착장치가 없어도 고품질의 ZrO2를 얻을 수 있는 효과가 있다.
그리고, Ti1-xZrxN과 전극막을 연이어 증착한 후 한 번의 열처리만으로 ZrO2와 하부전극, 상부전극을 형성하므로써 공정을 단순화시킬 수 있는 효과가 있다.

Claims (15)

  1. 캐패시터의 제조 방법에 있어서,
    반도체기판상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 선택적으로 식각하여 상기 반도체기판의 표면을 노출시키는 스토리지노드 콘택홀을 형성하는 단계;
    상기 스토리지노드 콘택홀내 노출된 상기 반도체기판상에 오믹접촉층을 형성하는 단계;
    상기 오믹접촉층을 포함한 전면에 Ti1-xZrxN(x=0∼0.5)을 형성하는 단계;
    상기 스토리지노드 콘택홀내에만 Ti1-xZrxN을 잔류시키는 단계;
    상기 잔류 Ti1-xZrxN을 포함한 전면에 상부전극을 형성하는 단계;
    상기 상부전극을 포함한 상기 반도체기판을 산소가 포함된 가스분위기에서 열처리하여 상기 오믹접촉층 상에 상기 Ti1-xZrxN으로 된 하부전극과 상기 하부전극과 상기 상부전극의 계면에 상기 Ti1-xZrxN의 Zr이 함유된 유전막을 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
  2. 제 1 항에 있어서,
    상기 Zr이 함유된 유전막은 ZrO2이고, 상기 ZrO2는 50Å∼300Å 두께로 형성되는 것을 특징으로 하는 캐패시터의 제조 방법.
  3. 제 1 항에 있어서,
    상기 산소가 포함된 가스분위기에서 열처리하는 단계는,
    산소와 질소 또는 산소와 아르곤 중 어느 하나의 혼합가스 분위기에서 400℃∼800℃의 온도로 10초∼10분동안 진행됨을 특징으로 하는 캐패시터의 제조 방법.
  4. 제 1 항에 있어서,
    상기 Ti1-xZrxN을 증착하는 단계는,
    스퍼터링법, 화학기상증착법 또는 원자층증착법 중 어느 한 증착법으로 이루어지되, 100Å∼300Å의 두께로 증착됨을 특징으로 하는 캐패시터의 제조 방법.
  5. 제 4 항에 있어서,
    상기 Ti1-xZrxN 증착시, 상기 화학기상증착법 또는 원자층증착법 중 어느 하나를 이용하는 경우, TiN부터 Ti0.5Zr0.5N까지 Zr의 몰분율을 순차적으로 증가시키는 것을 특징으로 하는 캐패시터의 제조 방법.
  6. 제 1 항에 있어서,
    상기 오믹접촉층을 형성하는 단계는,
    상기 스토리지노드콘택홀을 포함한 전면에 티타늄을 증착하는 단계;
    상기 스토리지노드콘택홀내 상기 반도체기판상에 티타늄실리사이드를 형성하기 위해 열처리하는 단계; 및
    상기 티타늄 중 미반응 티타늄을 제거하는 단계
    를 포함하여 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
  7. 제 6 항에 있어서,
    상기 티타늄은 스퍼터링법, 화학기상증착법 또는 원자층 증착법 중 어느 한 방법으로 100Å∼500Å의 두께로 증착되는 것을 특징으로 하는 캐패시터의 제조 방법.
  8. 제 6 항에 있어서,
    상기 열처리는 질소 또는 아르곤 가스 중 어느 하나의 가스를 사용하여 700℃∼900℃의 온도에서 10초∼180초동안 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
  9. 제 6 항에 있어서,
    상기 미반응 티타늄을 제거하는 단계는,
    수산화암모늄 또는 황산 중 어느 하나를 포함하는 용액에서 1분∼40분동안 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
  10. 제 1 항에 있어서,
    상기 스토리지노드 콘택홀내에만 Ti1-xZrxN을 잔류시키는 단계는,
    상기 Ti1-xZrxN을 포함한 전면에 연마방지막을 증착하는 단계;
    상기 스토리지노드콘택홀에만 연마방지막을 잔류시키는 단계; 및
    상기 연마방지막을 정지막으로 하여 상기 층간절연막의 표면이 드러날때까지 상기 Ti1-xZrxN을 에치백 또는 화학적기계적연마하는 단계
    를 포함하여 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
  11. 제 10 항에 있어서,
    상기 연마방지막은 감광막 또는 SOG 중 어느 하나를 포함함을 특징으로 하는 캐패시터의 제조 방법.
  12. 제 1 항에 있어서,
    상기 전극막은 백금, 이리듐 또는 루테늄 중 어느 하나를 포함하는 귀금속, 전도성 산화물 또는 귀금속과 전도성산화물의 복합막을 포함함을 특징으로 하는 캐패시터의 제조 방법.
  13. 제 11 항에 있어서,
    상기 전도성 산화물은 IrO2, RuO2, SrRuO3, (Ba, Sr)RuO3, (Sr, Ca)RuO3, A1-xRexBzO3(0≤x≤0.5, 0≤y≤0.5, 0.9≤z≤1.1, A=Y, La; Re=Sr, Ca; B=Cr, Mn, Fe) 또는 La1-xSrxCo1-yCryO3(0≤x≤0.5, 0≤y≤0.5) 중 어느 하나를 포함함을 특징으로 하는 캐패시터의 제조 방법.
  14. 제 1 항에 있어서,
    상기 상부전극은 스퍼터링법, 화학기상증착법 또는 원자층증착법 중 어느 한 방법으로 50Å∼2000Å의 두께로 증착되는 것을 특징으로 하는 캐패시터의 제조 방법.
  15. 제 1 항에 있어서,
    상기 층간절연막은 산화물을 포함하되, 5000Å∼20000Å의 두께로 증착되는 것을 특징으로 하는 캐패시터의 제조 방법.
KR10-2001-0038645A 2001-06-30 2001-06-30 지르코늄산화막을 구비하는 캐패시터의 제조 방법 KR100406549B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR10-2001-0038645A KR100406549B1 (ko) 2001-06-30 2001-06-30 지르코늄산화막을 구비하는 캐패시터의 제조 방법
US10/146,121 US6541332B2 (en) 2001-06-30 2002-05-15 Method for fabricating capacitor containing zirconium oxide dielectric layer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0038645A KR100406549B1 (ko) 2001-06-30 2001-06-30 지르코늄산화막을 구비하는 캐패시터의 제조 방법

Publications (2)

Publication Number Publication Date
KR20030003324A KR20030003324A (ko) 2003-01-10
KR100406549B1 true KR100406549B1 (ko) 2003-11-22

Family

ID=19711611

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0038645A KR100406549B1 (ko) 2001-06-30 2001-06-30 지르코늄산화막을 구비하는 캐패시터의 제조 방법

Country Status (2)

Country Link
US (1) US6541332B2 (ko)
KR (1) KR100406549B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100640654B1 (ko) 2005-07-16 2006-11-01 삼성전자주식회사 ＺｒＯ2 박막 형성 방법 및 이를 포함하는 반도체 메모리소자의 커패시터 제조 방법

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100500940B1 (ko) * 2002-06-21 2005-07-14 주식회사 하이닉스반도체 반도체 장치의 캐패시터 제조방법
TWI278532B (en) * 2002-06-23 2007-04-11 Asml Us Inc Method for energy-assisted atomic layer deposition and removal
US7279423B2 (en) * 2002-10-31 2007-10-09 Intel Corporation Forming a copper diffusion barrier
US20060084217A1 (en) * 2004-10-20 2006-04-20 Freescale Semiconductor, Inc. Plasma impurification of a metal gate in a semiconductor fabrication process
KR100728962B1 (ko) 2004-11-08 2007-06-15 주식회사 하이닉스반도체 지르코늄산화막을 갖는 반도체소자의 캐패시터 및 그 제조방법
US8815695B2 (en) 2012-12-27 2014-08-26 Intermolecular, Inc. Methods to improve leakage for ZrO2 based high K MIM capacitor
WO2015153969A1 (en) 2014-04-04 2015-10-08 The Board Of Trustees Of The Leland Stanford Junior University Ligand discovery for t cell receptors
CN107104196B (zh) * 2016-02-22 2019-03-26 上海和辉光电有限公司 一种oled器件及其制备方法、显示装置
CN108242507B (zh) * 2016-12-26 2020-02-21 上海和辉光电有限公司 一种半导体器件及其制备方法、显示装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5338951A (en) 1991-11-06 1994-08-16 Ramtron International Corporation Structure of high dielectric constant metal/dielectric/semiconductor capacitor for use as the storage capacitor in memory devices
JPH0685173A (ja) 1992-07-17 1994-03-25 Toshiba Corp 半導体集積回路用キャパシタ
US5923970A (en) * 1997-11-20 1999-07-13 Advanced Technology Materials, Inc. Method of fabricating a ferrolelectric capacitor with a graded barrier layer structure
US5907780A (en) 1998-06-17 1999-05-25 Advanced Micro Devices, Inc. Incorporating silicon atoms into a metal oxide gate dielectric using gas cluster ion beam implantation
US6235594B1 (en) 1999-01-13 2001-05-22 Agere Systems Guardian Corp. Methods of fabricating an integrated circuit device with composite oxide dielectric

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100640654B1 (ko) 2005-07-16 2006-11-01 삼성전자주식회사 ＺｒＯ2 박막 형성 방법 및 이를 포함하는 반도체 메모리소자의 커패시터 제조 방법

Also Published As

Publication number Publication date
US6541332B2 (en) 2003-04-01
US20030003650A1 (en) 2003-01-02
KR20030003324A (ko) 2003-01-10

Similar Documents

Publication Publication Date Title
KR100390849B1 (ko) 하프늄산화막을 구비하는 캐패시터의 제조 방법
KR20030084368A (ko) 강유전체 메모리 소자의 캐패시터 제조방법
KR20010063475A (ko) 반도체 소자의 캐패시터 제조방법
KR100815657B1 (ko) 용량 소자 및 그 제조 방법과 반도체 장치의 제조 방법
KR100406549B1 (ko) 지르코늄산화막을 구비하는 캐패시터의 제조 방법
US20020177273A1 (en) Method for manufacturing capacitor of semiconductor device having dielectric layer of high dielectric constant
KR20030025672A (ko) 반도체 소자의 커패시터 제조방법
US7042034B2 (en) Capacitor
US6495415B2 (en) Method for fabricating a patterned layer
KR100450657B1 (ko) 반도체메모리장치의캐패시터및그제조방법
US6306666B1 (en) Method for fabricating ferroelectric memory device
KR100624904B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100533981B1 (ko) 반도체 장치의 캐패시터 제조방법
KR100464938B1 (ko) 폴리실리콘 플러그 구조를 사용한 반도체 소자의 캐패시터형성방법
KR100448243B1 (ko) 캐패시터의 제조 방법
KR100448233B1 (ko) 텅스텐 플러그를 구비한 강유전체 캐패시터 제조방법
KR100275116B1 (ko) 반도체소자의커패시터형성방법
KR100309127B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100680463B1 (ko) 반도체 소자의 캐패시터 제조 방법
KR100214263B1 (ko) 반도체소자의 캐패시터 형성방법
KR100685637B1 (ko) 반도체 소자의 캐패시터 제조 방법
KR20020050368A (ko) 반도체 소자의 캐패시터 제조 방법
KR100434701B1 (ko) 반도체 소자의 커패시터 제조방법
KR20020052833A (ko) 폴리실리콘 플러그 구조를 사용한 반도체 소자의 캐패시터형성방법
KR20020050520A (ko) 반도체 소자의 캐패시터 및 그의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111024

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20121022

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee