KR20020050368A - 반도체 소자의 캐패시터 제조 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로서, 반도체 소자를 제조하기 위한 소정의 구조가 형성된 반도체 기판 상부에 Ti_1-xAl_xN를 형성하고 그 상부에 귀금속 또는 전도성 산화물로 구성된 상부전극을 형성함과 아울러 상부전극이 형성된 반도체 기판을 산소를 포함한 기체 분위기에서 열처리하여 Ti_1-xAl_xN과 상부전극 간에 고유전율 및 저누설전류 특성을 가진 Al₂O₃의 유전체막을 형성함으로써, 캐패시터의 제조공정을 단순화함과 아울러 고유전율 및 저누설전류를 갖는 우수한 품질의 캐패시터를 제조할 수 있는 반도체 소자의 캐패시터의 제조 방법을 제시함에 있다.

Description

반도체 소자의 캐패시터 제조 방법{Method of manufacturing a capacitor in a semiconductor device}

본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로서, 특히 반도체 소자를 제조하기 위한 소정의 구조가 형성된 반도체 기판 상부에 Ti_1-xAl_xN를 형성하고 그 상부에 귀금속 또는 전도성 산화물로 구성된 상부전극을 형성함과 아울러 상부전극이 형성된 반도체 기판을 산소를 포함한 기체 분위기에서 열처리하여 Ti_1-xAl_xN과 상부전극 간에 고유전율 및 저누설전류 특성을 가진 Al₂O₃의 유전체막을 형성함으로써, 캐패시터의 제조공정을 단순화함과 아울러 고유전율 및 저누설전류를 갖는 우수한 품질의 캐패시터를 제조할 수 있는 반도체 소자의 캐패시터의 제조 방법에 관한 것이다.

통상, DRAM 소자의 캐패시터 유전체막으로 SiO₂/Si₃N₄/SiO₂적층구조가 많이 이용되고 있다. 그러나, 최근에는 고유전율과 저누설전류의 캐패시터를 구현함과 아울러 캐패시터 제조공정의 단순화를 들어 적층구조에서 단층구조로 바뀌고 있는 추세이다. 이런 추세에 발맞추어, 1Gbit 이상의 집적도를 갖는 DRAM 소자의 캐패시터 유전체막으로 BST 또는 Ta₂O₅가 사용된다. BST 또는 Ta₂O₅를 이용한 캐패시터는Ru/Ta₂O₅/Ru, Ru/BST/Ru, Pt/BST/Pt, Ru/Ta₂O₅/TiN 및 TiN/Ta₂O₅/TiN의 구조가 많이 사용된다.

이런, 구조를 가진 캐패시터는 콘택플러그를 통해 액티브 영역(Active area)과 접속된다. 일반적으로, 콘택플러그는 도프트 다결정 실리콘, 오믹콘택층 및 확산방지막이 형성된 적층구조가 널리 이용된다. 확산방지막은 캐패시터의 하부전극과 도프트 다결정실리콘간의 고체반응을 막기 위해 TiN, TaN, TiSiN, TiAlN등의 질화물이 사용된다. 오믹접촉층은 확산방지막과 도프트 다결정실리콘간에 상호 접촉력을 높이기 위해 TiSi₂가 일반적으로 사용된다.

캐패시터의 제조 방법을 간략하게 설명하면, 우선 콘택플러그가 형성되기 위한 콘택홀 내에 화학기상증착법으로 도프트 다결정실리콘을 채운 후, 반도체 기판 상부에 증착된 도프트 다결정실리콘중 소정 부분은 화학적기계연마법(CMP) 또는 에치백(Etch Back) 공정에 의해 제거된다. 이어서, 소정 부분이 제거된 도프트 다결정실리콘 상부에 Ti를 물리화학증착법 또는 화학기상증착법으로 증착한 후, 질소 분위기에서 열처리하면 도프트 다결정실리콘과 Ti가 반응하여 도프트 다결정실리콘 상부에 TiSi₂의 오믹접촉층이 형성된다. 이때, 도프드 다결정실리콘과 미반응된 Ti는 소정의 식각공정에 의해 제거됨과 아울러 미반응된 Ti가 제거된 오믹접촉층 상부에는 질화물의 확산방지막이 형성된다.

이어서, 확산방지막을 포함한 전체 구조 상부에 캐패시터를 형성하기 위한 하부전극, 유전체막 및 상부전극이 연속적인 마스크 공정과 식각공정에 의해 패터닝되어 형성된다.

이와 같은, 캐패시터 제조 방법은 파인 디자인 룰이 적용되는 4Gbit 이상의 DRAM에서는 콘택플러그와 캐패시터간의 부정열(misalign)과 캐패시터의 정전용량 확보를 위해 캐패시터의 높이가 증가하게 된다. 이로 인해, 미세 디자인 룰에서 소정의 접합영역과 캐패시터를 전기적으로 접속하기 위해 형성되는 콘택플러그의 높이가 증가하게 되어 그 만큼 공정상의 어려움이 도출된다.

더구나, 미세 디자인 룰에서 캐패시터 노드 사이의 간격이 감소하여 하부전극, 유전체막 및 상부전극을 모두 형성하는데 많은 어려움이 도출된다.

또한, 캐패시터의 하부전극, 유전체막 및 상부전극은 서로 다른 화확기상증착장비에 의해 순차적으로 형성됨과 아울러 단차피복성(step coverage)을 높이기 위해 저온에서 증착되기 때문에 박막의 품질을 개선하기 위하여 매 단계마다 별도의 열처리나 플라즈마 처리공정이 이루어지고 있다. 이로 인해, 추가적인 신규 장비 투자 및 공정상의 어려움이 발생하여 캐패시터를 제조하는데 있어서 많은 공정시간과 증착장비가 요구되어 제품의 원가가 증가하는 단점이 있다.

따라서, 본 발명의 목적은 반도체 기판 상부에 형성되는 콘택플러그 및 캐패시터의 공정단계를 최소화하여 공정시간과 공정단가를 낮추기 위한 반도체 소자의 캐패시터 제조 방법을 제공하는데 그 목적이 있다.

본 발명의 또 다른 목적은 반도체 소자를 제조하기 위한 소정의 구조가 형성된 반도체 기판 상부에 Ti_1-xAl_xN를 형성하고 그 상부에 귀금속 또는 전도성 산화물으로 구성된 상부전극을 형성함과 아울러 상부전극이 형성된 반도체 기판을 산소를 포함한 기체 분위기에서 열처리하여 Ti_1-xAl_xN와 상부전극 간에 고유전율 및 저누설전류 특성을 가진 Al₂O₃의 유전체막을 형성함으로써, 고유전율 및 저누설전류를 갖는 우수한 품질의 캐패시터를 제조할 수 있는 반도체 소자의 캐패시터 제조 방법을 제공함에 있다.

도 1(a) 내지 도 1(d)는 본 발명의 일 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 순서적으로 도시한 반도체 소자의 단면도.

도 2는 Al/Al₂O₃가 공존하는 평형 산소분압과 Ti/TiO₂가 공존하는 평형 산소분압을 비교한 그래프이다.

도 3은 본 발명의 일 실시예에 따른 반도체 소자를 촬영한 SEM 사진.

<도면의 주요 부분에 대한 부호의 설명>

1 : 반도체 기판 2 : 산화막

3 : 질화막 4 : 콘택홀

5 : 도프트 다결정실리콘 6 : 오믹콘택층

7 : 확산방지막 8 : 콘택플러그

9 : 더미패턴층 10 : 하부전극

11 : 상부전극 12 : 유전체막

본 발명은 소정의 구조가 형성된 반도체 기판 상부에 절연막을 형성한 후, 상기 절연막의 소정 영역을 식각하여 상기 반도체 기판의 소정 영역을 노출시키는 콘택홀을 형성하는 단계와; 상기 콘택홀내에 콘택플러그를 형성하는 단계와; 상기 콘택플러그를 포함하는 전체 구조 상부에 하부전극을 형성하는 단계와; 상기 하부전극을 포함한 전체 구조 상부에 상부전극을 형성하는 단계와; 상기 상부전극을 포함한 전체 구조를 열처리하여 상기 하부전극과 상부전극간에 유전체막을 형성하는 단계를 포함한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

도 1(a) 내지 도 1(d)는 본 발명의 일 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 순서적으로 도시한 반도체 소자의 단면도이다.

도 1(a)를 참조하면, 우선 반도체 소자를 제조하기 위한 소정의 구조가 형성된 반도체 기판(1) 상부에 산화막(2)과 질화막(3)이 순차적으로 형성된다. 질화막(3)은 산화막(2)과의 식각 선택비가 우수한 물질로 300∼1000Å의 두께로 형성된다. 이어서, 반도체 기판(1)의 소정 부분이 노출되도록 질화막(3)과 산화막(2)이 식각되어 콘택홀(4)이 형성된다.

도 1(b)를 참조하면, 이후, 콘택홀(4)을 메우도록 콘택플러그(8)가 형성된다.

콘택플러그(8)는 매립층(5), 오믹콘택층(6) 및 확산방지막(7)이 순차적으로 형성된 적층구조로 형성된다.

매립층(5)은 콘택홀(4)을 포함한 전체 구조 상부에 도프트 다결정실리콘이 증착된 후, 열처리됨과 아울러 소정의 제거공정을 통해 콘택홀(4)내의 소정 부위에 형성된다.

오믹콘택층(6)은 매립층(5)을 포함한 전체 구조 상부에 C_O또는 Ti가 스퍼터링법, 화학기상증착법 및 원자층증착법중 어느 하나에 의해 증착된 후, 소정의 온도에서 급속 열처리됨과 아울러 미반응된 Co 또는 Ti를 제거하기 위한 소정의 세정공정에 의해 형성된다. 여기서, 오믹접촉층(6)은 Co 또는 Ti가 급속 열처리공정에 의해 변화하여 코발트 실리사이드 또는 티타늄 실리사이드로 형성된다.

확산방지막(7)은 오믹콘택층(6)을 포함한 전체 구조 상부에 TiN, 0≤x≤0.1의 조성비를 가진 Ti_1-xSi_xN 및 Ti_1-xAl_xN중 어느 하나가 스퍼터링법, 화학기상증착법 또는 원자층증착법에 의해 증착된 후, 소정의 마스크공정과 식각공정에 의해 소정의 제거공정을 통해 콘택홀(4)이 매립되도록 400∼1500Å의 두께로 형성된다.

도 1(c)를 참조하면, 이후, 콘택플러그(8)를 포함한 전체 구조 상부에 산화막이 증착된 후, 패터닝하여 콘택플러그(8)가 노출되도록 트랜치가 형성되게끔 더미패턴층(9)이 형성된다.

이후, 더미패턴층(9)을 포함한 전체 구조 상부에 0≤x≤0.1의 조성비를 가진 Ti_1-xAl_xN을 스퍼터링법, 화학기상증착법 또는 원자층증착법에 의해 증착된 후, 소정의 제거공정을 통해 트랜치내에 100∼300Å의 두께로 하부전극(10)이 형성된다.

여기서, Ti_1-xAl_xN은 TiN으로부터 Ti_0.9Al_0.1N까지 Al의 몰분율을 점차적으로 증가하면서 형성된다.

도 1(d)를 참조하면, 이후, 하부전극(10)을 포함한 전체 구조 상부에 Pt, Ir 및 Ru와 같은 귀금속중 어느 하나가 화학기상증착법 또는 원자층증착법에 의해 100∼500Å의 두께로 증착되거나, IrO₂, RuO_2,SrRuO₃, (Ca,Sr)RuO₂, (Ba,Sr)RuO₃및 조성비가 0≤x≤0.5, 0≤y≤0.5, 0.9≤z≤1.1인 A_1-xRe_xB_zO₃(A=Y, La; Re=Sr, Ca; B=Cr, Mn,Fe), La_1-xSr_xCo_1-yCr_yO₃등의 전도성 산화물이 화학적기상증착법 또는 원자층증착법에 의해 100∼500Å의 두께로 증착된 후, 산소와 질소가 소정 비율로 혼합된 혼합가스 또는 산소와 아르곤이 소정의 비율로 혼합된 혼합가스를 사용하여 500∼800℃의 온도에서 10초∼10분동안 열처리하여 50∼300Å의 두께로 Al₂O₃의 유전체막(12)과 상부전극(11)이 형성된다.

여기서, 하부전극(10)과 상부전극(11)간에 Al₂O₃의 유전체막(12)이 형성되는 원리를 도 2와 결부하여 설명하면, 일반적으로 Al/Al₂O₃가 공존하는 평형 산소분압(log (Po2/atm))이 Ti/TiO₂가 공존하는 평형 산소분압(log (Po2/atm))보다 낮기 때문에 열역학적으로 Al₂O₃가 TiO₂보다 더 안정한 상태가 된다.

따라서, Al과 Ti를 소정 비율로 혼합하여 산소 분위기에서 열처리하면 Ti보다 Al의 산화포텐셜이 더 크기 때문에 Ti보다 Al이 먼저 산화되는 것이 열역학적으로 더 안정하다. 따라서, Ti_1-xAl_xN이 산소 분위기에서 반응할 시 TiO₂가 아니라 Al₂O₃가 형성되게 된다. 즉, 캐패시터의 하부전극(10)으로 Ti_1-xAl_xN를 형성하고서 그 상에 Pt를 상부전극(11)으로 증착한 후, 산소 분위기에서 열처리하면 도 3과 같이 Ti_1-xAl_xN와 Pt 계면간에 Al₂O₃의 유전체막(12) 생성되는 것을 확인할 수 있다.

전술한 바와 같이 본 발명은 콘택홀내에 오믹콘택층이 형성된 반도체 기판 상부에 Ti_1-xAl_xN의 하부전극과 귀금속으로 구성된 상부전극을 순차적으로 형성한후, 산소를 포함한 기체 분위기에서 열처리함으로써, 하부전극과 상부전극이 서로 반응하여 그 사이에 Al₂O₃의 유전체막이 형성된다.

여기서, 산소는 상부전극을 경유하여 상부전극 하부에 생성된 Ti_1-xAl_xN의 하부전극과 반응하기 때문에 매우 빠른 반응속도로 반응된다. 더구나 산소와 Ti_1-xAl_xN가 반응하여 생성된 Al₂O₃가 부피팽창을 하더라도 그 주위를 덮고 있는 상부전극으로부터 압축스트레스를 받아 Al₂O₃와 상부전극 간의 계면이 매우 매끄럽게 형성된다. 또한, Ti_1-xAl_xN는 열처리 조건에서 발생하는 여분의 질소원자는 Al₂O₃의 생성에 의한 Ti_1-xAl_xN의 불균일을 보정하기 위하여 다시 Ti_1-xAl_xN 내부로 녹아들기 때문에 계면에 공간결함이 생기지 않는다. 이렇게 제조된 캐패시터의 구조는 귀금속 또는 전도성 산화물을 상부전극으로 이용하고 Ti_1-xAl_xN을 하부전극으로 사용하기 때문에 열처리 시간을 조절하면 원하는 대로 유전체막의 두께를 조절할 수 있다. 더 나아가, 이러한 방법을 사용하게 되면 캐패시터의 제조공정을 단순화함과 아울러 캐패시터의 유전체막으로 Al₂O₃를 사용함으로써 고유전율 및 저누설전류를 갖는 캐패시터를 제조할 수 있다.

상술한 바와 같이, 본 발명은 반도체 소자를 제조하기 위한 소정의 구조가형성된 반도체 기판 상부에 Ti_1-xAl_xN를 형성하고 그 상부에 귀금속 또는 전도성 산화물로 구성된 상부전극을 형성함과 아울러 상부전극이 형성된 반도체 기판을 산소를 포함한 기체 분위기에서 열처리하여 Ti_1-xAl_xN과 상부전극 간에 고유전율 및 저누설전류 특성을 가진 Al₂O₃의 유전체막을 형성함으로써, 캐패시터의 제조공정을 단순화함과 아울러 고유전율 및 저누설전류를 갖는 우수한 품질의 캐패시터를 제조할 수 있다.

Claims (12)

1. 소정의 구조가 형성된 반도체 기판 상부에 절연막을 형성한 후, 상기 절연막의 소정 영역을 식각하여 상기 반도체 기판의 소정 영역을 노출시키는 콘택홀을 형성하는 단계와;

   상기 콘택홀내에 콘택플러그를 형성하는 단계와;

   상기 콘택플러그를 포함하는 전체 구조 상부에 하부전극을 형성하는 단계와;

   상기 하부전극을 포함한 전체 구조 상부에 상부전극을 형성하는 단계와;

   상기 상부전극을 포함한 전체 구조를 열처리하여 상기 하부전극과 상부전극간에 유전체막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
2. 제 1 항에 있어서,

   상기 절연막은 산화막과,

   상기 산화막과의 식각 선택비가 우수한 물질로 300∼1000Å의 두께로 형성되는 질화막의 적층구조로 형성되는 것을 특징으로 하는 반도체 소자의캐패시터 제조 방법.
3. 제 1 항에 있어서,

   상기 콘택플러그는 매립층, 오믹콘택층 및 확산방지막이 순차적으로 형성된적층구조로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
4. 제 3 항에 있어서,

   상기 매립층은 상기 콘택홀을 포함한 전체 구조 상부에 도프트 다결정실리콘이 증착된 후, 열처리됨과 아울러 소정의 제거공정을 통해 상기 콘택홀내의 소정 부위에 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
5. 제 3 항에 있어서,

   상기 오믹콘택층은 상기 매립층을 포함한 전체 구조 상부에 C_O또는 Ti가 스퍼터링법, 화학기상증착법 및 원자층증착법중 어느 하나에 의해 증착된 후, 소정의 온도에서 급속 열처리되어 코발트 실리사이드 또는 티타늄 실리사이드로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
6. 제 3 항에 있어서,

   상기 확산방지막은 상기 오믹콘택층을 포함한 전체 구조 상부에 TiN, 0≤x≤0.1의 조성비를 가진 Ti_1-xSi_xN 및 Ti_1-xAl_xN중 어느 하나가 스퍼터링법, 화학기상증착법 또는 원자층증착법에 의해 증착된 후, 소정의 마스크공정과 식각공정에 의해 패터닝되어 상기 콘택홀이 매립되도록 400∼1500Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
7. 제 1 항에 있어서,

   상기 콘택플러그가 형성된 후, 상기 콘택플러그를 포함한 전체 구조 상부에 산화막이 증착된 후, 패터닝되어 상기 콘택플러가가 노출되도록 더미패턴층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
8. 제 1 항에 있어서,

   상기 하부전극은 0≤x≤0.1의 조성비를 가진 Ti_1-xAl_xN을 스퍼터링법, 화학기상증착법 또는 원자층증착법에 의해 증착된 후, 소정의 제거공정을 통해 패터닝되어 상기 더미패턴층의 안쪽면에 100∼300Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
9. 제 8 항에 있어서,

   상기 Ti_1-xAl_xN은 TiN으로부터 Ti_0.9Al_0.1N까지 Al의 몰분율을 점차적으로 증가하면서 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
10. 제 1 항에 있어서,

    상기 상부전극은 상기 하부전극을 포함한 전체 구조 상부에 Pt, Ir 및 Ru와 같은 귀금속중 어느 하나가 화학기상증착법 또는 원자층증착법에 의해 100∼500Å의 두께로 증착된 후, 산소와 질소가 소정 비율로 혼합된 혼합가스 또는 산소와 아르곤이 소정의 비율로 혼합된 혼합가스를 사용하여 500∼800℃의 온도에서 10초∼10분동안 열처리되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
11. 제 1 항에 있어서,

    상기 상부전극은 상기 하부전극을 포함한 전체 구조 상부에 IrO₂, RuO_2,SrRuO₃, (Ca,Sr)RuO₂, (Ba,Sr)RuO₃및 조성비가 0≤x≤0.5, 0≤y≤0.5, 0.9≤z≤1.1인 A_1-xRe_xB_zO₃(A=Y, La; Re=Sr, Ca; B=Cr, Mn,Fe), La_1-xSr_xCo_1-yCr_yO₃등의 전도성 산화물이 화학적기상증착법 또는 원자층증착법에 의해 100∼500Å의 두께로 증착된 후, 산소와 질소가 소정 비율로 혼합된 혼합가스 또는 산소와 아르곤이 소정의 비율로 혼합된 혼합가스를 사용하여 500∼800℃의 온도에서 10초∼10분동안 열처리되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
12. 제 1 항에 있어서,

    상기 유전체막은 Al₂O₃가 50∼300Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.