KR20030050170A - 반도체 소자의 캐패시터 제조 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 특히 수소 베리어(Barrier) 특성을 갖는 Al₂O₃층과 산화 저항성을 갖는 AlN층을 적층한 구조의 하드 마스크(Hard mask)층을 상부전극 상에 형성하므로, 캐패시터의 패터닝(Patterning) 공정에서 상기 AlN층이 제거되고 상기 Al₂O₃층이 상기 상부전극 상에 잔류하게 되어 후속 ILD(Inter Layer Dielectric), IMD(Inter Metal Dielectric) 등의 공정에서 유입되는 수소에 대한 베리어 특성이 우수하고, 세정 공정에서 박막의 박리 현상을 방지하며, 또한 종래 기술에서 하드 마스크로 TiN층을 사용할 경우 발생되는 누설 전류의 증가와 분극 값의 감소를 방지하여 소자의 수율 및 신뢰성을 향상시키는 특징이 있다.

Description

반도체 소자의 캐패시터 제조 방법{Method for manufacturing a capacitor of semiconductor device}

본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 특히 Al₂O₃층/AlN층의 적층 구조의 하드 마스크(Hard mask)층을 상부전극 상에 형성하여 소자의 수율 및 신뢰성을 향상시키는 반도체 소자의 캐패시터 제조 방법에 관한 것이다.

일반적으로 캐패시터의 용량은

(극판의 면적×층간물질의 유전상수)÷(양극판의 간격)

으로 표시된다. 상기 캐패시터의 용량을 증가시키기 위해서 극판의 면적을 크게하거나 유전물질의 유전 상수를 높이기 위해 유전율이 큰 새로운 유전물질의 개발에 노력하여 왔다.

도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도이다.

도 1a를 참조하면, 반도체 기판(11) 상에 제 1 콘택홀(부호화 하지 않음)을 구비한 층간 산화막(13)을 형성한다.

그리고, 상기 제 1 콘택홀을 포함한 전면에 제 1 다결정 실리콘층을 형성한 후, 상기 층간 산화막(13)을 식각 방지막으로 사용하는 화학적 기계 연마 방법에 의해 상기 제 1 다결정 실리콘층을 평탄 식각한다.

이어, 전면 식각 공정으로 상기 제 1 다결정 실리콘층의 상부 부위를 식각하여 플러그(15)를 형성한다.

그리고, 상기 플러그(15)를 포함한 전면에 티타늄(Ti)층(도시하지 않음)을형성한 후, 전면의 열처리 공정으로 상기 플러그(15)와 Ti층을 반응시켜 TiSi₂층(17)을 형성한다.

그 후, 상기 Ti층을 제거하고, 상기 TiSi₂층(17)을 포함한 전면에 TiN층(19)을 형성한 다음, 상기 층간 산화막(13)을 식각 방지막으로 사용하는 화학적 기계 연마 방법에 의해 상기 TiN층(19)을 평탄 식각한다.

도 1b를 참조하면, 상기 TiN층(19)을 포함한 전면에 하부전극(21), 유전막(23) 및 상부전극(25)을 순차적으로 형성한다.

도 1c를 참조하면, 상기 상부전극(25) 상에 TiN층(29)의 하드 마스크층을 형성한다.

도 1d를 참조하면, 캐패시터용 마스크를 사용한 사진 식각 공정에 의해 상기 TiN층(29)을 식각한다.

그리고, 상기 TiN층(29)을 마스크로 상기 상부전극(25), 유전막(23) 및 하부전극(21)을 식각하여 실린더 구조의 캐패시터를 형성한다.

그러나 종래의 반도체 소자의 캐패시터 제조 방법은 캐패시터의 패터닝 공정 시 하드 마스크로 사용되는 TiN층의 형성 공정에서 N₂와 반응하지 않고 결정립계에 포집되어 있던 일부 Ti가 캐패시터 내부로 확산되어 누설 전류를 증가시키고, 분극값을 감소시켜 소자의 수율 및 신뢰성이 저하되는 문제점이 있었다.

본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 Al₂O₃층/AlN층의 적층 구조의 하드 마스크층을 상부전극 상에 형성하므로, 종래 기술에서 하드 마스크로 TiN층을 사용할 경우 발생되는 누설 전류의 증가와 분극 값의 감소를 방지하는 반도체 소자의 캐패시터 제조 방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도.

도 2a 내지 도 2d는 본 발명의 실시 예에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도.

< 도면의 주요 부분에 대한 부호의 설명 >

11 : 반도체 기판13 : 층간 산화막

15 : 실리콘 플러그17 : TiSi₂층

19 : TiN층21 : 하부전극

23 : 유전막25 : 상부전극

29 : TiN층57 : Al₂O₃층

59 : AlN층

본 발명의 반도체 소자의 캐패시터 제조 방법은 기판 상에 제 1 콘택홀을 구비한 층간 절연막을 형성하는 단계, 상기 제 1 콘택홀의 매립층인 플러그를 형성하는 단계, 상기 플러그를 포함한 층간 절연막 상에 하부전극, 유전막 및 상부전극을 순차적으로 형성하는 단계, 상기 상부전극 상에 하드 마스크층으로 Al₂O₃층과 AlN층을 순차적으로 형성하는 단계, 캐패시터용 마스크를 사용한 사진 식각 공정에 의해 상기 AlN층과 Al₂O₃층을 식각하는 단계 및 상기 AlN층과 Al₂O₃층을 마스크로 상기 상부전극, 유전막 및 하부전극을 식각하는 단계를 포함하여 이루어짐을 특징으로 한다.

본 발명의 원리는 수소 베리어(Barrier) 특성을 갖는 Al₂O₃층과 산화 저항성을 갖는 AlN층을 적층한 구조의 하드 마스크층을 상부전극 상에 형성하므로, 종래 기술에서 하드 마스크로 TiN층을 사용할 경우 발생되는 누설 전류의 증가와 분극 값의 감소를 방지하고, 또한 캐패시터의 패터닝(Patterning) 공정에서 상기 AlN층이 제거되고 상기 Al₂O₃층이 상기 상부전극 상에 잔류하게 되어 후속 공정에서 유입되는 수소에 대한 베리어 특성이 우수하고, 세정 공정에서 박막의 박리 현상을 방지하기 위한 발명이다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.

도 2a 내지 도 2d는 본 발명의 실시 예에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도이다.

도 2a를 참조하면, 반도체 기판(11) 상에 제 1 콘택홀(부호화 하지 않음)을 구비한 층간 산화막(13)을 형성한다.

그리고, 상기 제 1 콘택홀을 포함한 전면에 제 1 다결정 실리콘층을 형성한 후, 상기 층간 산화막(13)을 식각 방지막으로 사용하는 화학적 기계 연마 방법에 의해 상기 제 1 다결정 실리콘층을 평탄 식각한다.

이어, 전면 식각 공정으로 상기 제 1 다결정 실리콘층의 상부 부위를 식각하여 플러그(15)를 형성한다.

그리고, 상기 플러그(15)를 포함한 전면에 티타늄(Ti)층(도시하지 않음)을 형성한 후, 전면의 열처리 공정으로 상기 플러그(15)와 Ti층을 반응시켜 TiSi₂층(17)을 형성한다.

그 후, 상기 Ti층을 제거하고, 상기 TiSi₂층(17)을 포함한 전면에 TiN층(19)을 형성한 다음, 상기 층간 산화막(13)을 식각 방지막으로 사용하는 화학적 기계 연마 방법에 의해 상기 TiN층(19)을 평탄 식각한다.

도 2b를 참조하면, 상기 TiN층(19)을 포함한 전면에 하부전극(21), 유전막(23) 및 상부전극(25)을 순차적으로 형성한다. 이때, 상기 하부전극(21)을 Pt층, Ru층, Ir층, W층 및 WN층 중 선택된 하나 또는 그 이상의 층으로 형성한다.그리고 상기 상부전극(25)을 O₂, N₂O, N₂, Ar, Ne, Kr, Xe, He 및 NH₃중 선택된 하나 또는 그 이상을 사용하는 물리적 기상 증착법, 화학기상 증착법 또는 단원자막 증착법으로 형성된 Ru층, Pt층, Ir층, W층, IrOx층, RuOx층, WN층, 및 TiN층 중 선택된 하나 또는 그 이상의 층으로 형성한다.

도 2c를 참조하면, 상기 상부전극(25) 상에 각각 50 ∼ 1000Å 두께의 Al₂O₃층(57)/AlN층(59)의 적층구조의 하드 마스크층을 형성한다. 이때, 150 ∼ 700℃의 온도와 1 mTorr ∼ 30 Torr의 압력 하에 O₂, N₂O, N₂, Ar, Ne, Kr, Xe, He 및 NH₃중 선택된 하나 또는 그 이상을 사용하는 스퍼터링(Sputtering), 화학기상 증착법 또는 단원자막 증착법으로 상기 Al₂O₃층(57)을 형성한다. 그리고, 150 ∼ 700℃의 온도와 1 mTorr ∼ 30 Torr의 압력 하에 N₂또는 NH₃를 사용하는 스퍼터링, 화학기상 증착법 또는 단원자막 증착법으로 AlN층(59)을 형성한다.

도 2d를 참조하면, 캐패시터용 마스크를 사용한 사진 식각 공정에 의해 상기 AlN층(59)과 Al₂O₃층(57)을 식각한다.

그리고, 상기 AlN층(59)과 Al₂O₃층(57)을 마스크로 상기 상부전극(25), 유전막(23) 및 하부전극(21)을 식각하여 실린더 구조의 캐패시터를 형성한다. 이때 상기 상부전극(25), 유전막(23) 및 하부전극(21)의 식각 공정 시 상기 AlN층(59)은 제거되고 상기 Al₂O₃층(57)은 상기 상부전극(25) 상에 잔존하게 된다.

본 발명의 반도체 소자의 캐패시터 제조 방법은 수소 베리어 특성을 갖는 Al₂O₃층과 산화 저항성을 갖는 AlN층을 적층한 구조의 하드 마스크층을 상부전극 상에 형성하므로, 캐패시터의 패터닝 공정에서 상기 AlN층이 제거되고 상기 Al₂O₃층이 상기 상부전극 상에 잔류하게 되어 후속 ILD(Inter Layer Dielectric), IMD(Inter Metal Dielectric) 등의 공정에서 유입되는 수소에 대한 베리어 특성이 우수하고, 세정 공정에서 박막의 박리 현상을 방지하며, 또한 종래 기술에서 하드 마스크로 TiN층을 사용할 경우 발생되는 누설 전류의 증가와 분극 값의 감소를 방지하여 소자의 수율 및 신뢰성을 향상시키는 효과가 있다.

Claims (5)

1. 기판 상에 제 1 콘택홀을 구비한 층간 절연막을 형성하는 단계;

   상기 제 1 콘택홀의 매립층인 플러그를 형성하는 단계;

   상기 플러그를 포함한 층간 절연막 상에 하부전극, 유전막 및 상부전극을 순차적으로 형성하는 단계;

   상기 상부전극 상에 하드 마스크층으로 Al₂O₃층과 AlN층을 순차적으로 형성하는 단계;

   캐패시터용 마스크를 사용한 사진 식각 공정에 의해 상기 AlN층과 Al₂O₃층을 식각하는 단계;

   상기 AlN층과 Al₂O₃층을 마스크로 상기 상부전극, 유전막 및 하부전극을 식각하는 단계를 포함하는 반도체 소자의 캐패시터 제조 방법.
2. 제 1 항에 있어서,

   상기 하부전극을 Pt층, Ru층, Ir층, W층 및 WN층 중 선택된 하나 또는 그 이상의 층으로 형성함을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
3. 제 1 항에 있어서,

   상기 상부전극을 O₂, N₂O, N₂, Ar, Ne, Kr, Xe, He 및 NH₃중 선택된 하나 또는 그 이상을 사용하는 물리적 기상 증착법, 화학기상 증착법 또는 단원자막 증착법으로 형성된 Ru층, Pt층, Ir층, W층, IrOx층, RuOx층, WN층, 및 TiN층 중 선택된 하나 또는 그 이상의 층으로 형성함을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
4. 제 1 항에 있어서,

   상기 Al₂O₃층을 150 ∼ 700℃의 온도와 1 mTorr ∼ 30 Torr의 압력 하에 O₂, N₂O, N₂, Ar, Ne, Kr, Xe, He 및 NH₃중 선택된 하나 또는 그 이상을 사용하는 스퍼터링, 화학기상 증착법 또는 단원자막 증착법에 의해 50 ∼ 1000Å의 두께로 형성함을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
5. 제 1 항에 있어서,

   상기 AlN층을 150 ∼ 700℃의 온도와 1 mTorr ∼ 30 Torr의 압력 하에 N₂또는 NH₃를 사용하는 스퍼터링, 화학기상 증착법 또는 단원자막 증착법에 의해 50 ∼ 1000Å의 두께로 형성함을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.