KR20070000776A - 반도체 소자의 캐패시터 형성방법 - Google Patents

반도체 소자의 캐패시터 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 캐패시터 형성시 하부전극 저부에 존재하는 절연막의 표면 거칠기 특성을 개선시켜 반도체 소자의 수율을 향상시킬 수 있는 반도체 소자의 캐패시터 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명에서는 기판 상에 컨택 플러그가 개재된 층간절연막을 형성하는 단계와, 상기 컨택 플러그를 포함한 상기 층간절연막 상부에 캐패시터 구조 형성용 절연막을 증착하는 단계와, 상기 캐패시터 구조 형성용 절연막 상부에 상기 캐패시터 구조 형성용 절연막과 식각 선택비가 다른 절연물질로 이루어진 하드마스크 패턴을 형성하는 단계와, 상기 하드마스크 패턴을 통해 상기 캐패시터 구조 형성용 절연막을 식각하여 상기 컨택 플러그를 노출시키는 홀을 형성하는 단계와, 상기 하드마스크 패턴이 잔류한 상태에서 상기 홀의 내부면을 따라 하부전극을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 형성방법을 제공한다.
캐패시터, 아모르퍼스 카본, 하드마스크, 절연막, 표면 거칠기.

Description

반도체 소자의 캐패시터 형성방법{METHOD FOR FORMING A CAPACITOR IN SEMICONDUCTOR DEVICE}
도 1a 내지 도 1c는 종래 기술에 따라 Ru 하부전극을 구비하는 MIM(Metal-Insulator-Metal) 캐패시터 형성공정을 도시한 공정단면도.
도 2는 종래 기술에 따라 하부전극 형성을 위한 Ru의 CVD 증착 후 열공정을 실시한 후의 반도체 소자를 도시한 SEM 사진.
도 3은 종래 기술에 따라 하부전극의 분리를 위한 에치백 공정 후의 반도체 소자를 도시한 SEM 사진.
도 4는 도 3에서 나타나는 문제점을 설명하기 위해 도시된 모식도.
도 5는 종래 기술에 따라 유전막 및 상부전극 형성공정을 완료한 후의 반도체 소자를 도시한 SEM 사진.
도 6a 내지 도 6d는 본 발명의 바람직한 실시예에 따른 반도체 소자의 캐패시터 형성공정을 도시한 공정단면도.
도 7은 도 6a 내지 도 6d에 따라 캐패시터 절연막의 표면 거칠기 특성이 개선되는 이유를 설명하기 위한 모식도.
<도면의 주요 부분에 대한 부호의 설명>
110 : 반도체 기판
112 : 층간절연막
113 : 스토리지 노드 컨택 플러그
114 : 오믹컨택층
115 : 산화방지막
118 : 식각정지막
120 : 캐패시터 구조 형성용 절연막
122 : 하드마스크(또는, 하드마스크 패턴)
126 : 하부전극
128 : 유전막
130 : 상부전극
135 : MIM 캐패시터
본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 특히, 루테늄(Ru)을 하부전극을 구비한 반도체 소자의 MIM 캐패시터 형성방법에 관한 것이다.
반도체 메모리 소자의 집적도가 향상됨에 따라 단위 셀(cell)의 면적이 점점 줄어들고 단위 셀당 캐패시터(capacitor)의 면적도 감소하여 캐패시턴스(capacitance)가 감소하게 된다. 이에 따라, 캐패시턴스를 증가시키기 위한 하나의 방법으로 적층(stack) 구조 또는 원통(cylinder) 구조에 반구형 결정립(HSG : HemiSpherical Grain)을 성장시켜 캐패시터의 유효 표면적을 증가시키는 방법이 제시되었다.
그러나, 계속되는 반도체 소자의 디자인 룰(design rule) 감소(shrink)에 의해 상기한 캐패시터 구조 형성의 공정 여유도가 감소하여 반도체 소자의 수율이 감소하고 있다. 따라서, 상기와 같은 캐패시터의 구조 변경이 아닌 다른 방법에 의해 캐패시턴스 증가를 꾀하고 있다. 일례로는, 기존에 캐패시터의 유전막으로 사용되었던 ONO(Silicon Oxide/Silicon Nitride/Silicon Oxide), NO 구조의 유전막을 높은 유전율을 갖는 Ta2O5, (Ba1-XSrX)TiO3(BST), SrTiO3(STO), HfO2, TiO2, ZrO2 및 La2O3 등의 고유전막으로 대체하고자 하는 많은 연구가 진행되고 있다. 다른 예로는, 기존에 캐패시터의 하부전극으로 사용되었던 폴리 실리콘을 일함수값(work function value)이 큰 금속(metal)으로 대체하고자 하는 많은 연구가 진행되고 있다.
특히, 산화 유전막의 증착공정시 또는 후속 열처리 공정에서 산화막과 하부전극의 반응성이 적어 우수한 계면특성을 유지할 수 있고 높은 누설 장벽 특성을 갖는 회토류 금속 계열의 하부전극 형성에 대한 연구가 활발히 진행되고 있다. 대표적으로, 루테늄(Ru)은 동종 계열의 Pt, Ir 등의 금속보다 CVD(Chemicla Vapor Deposition) 방식을 이용한 증착이 용이하고 후속 캐패시터 구조 가공성이 양호하여 반도체 메모리 소자의 캐패시터 형성시에도 적용되고 있다.
도 1a 내지 도 1c는 종래 기술에 따라 Ru 하부전극을 구비하는 MIM(Metal-Insulator-Metal) 캐패시터 형성공정을 도시한 공정단면도이다.
먼저, 도 1a에 도시된 바와 같이, 소자분리(isolation) 공정, 워드라인 및 비트라인 형성공정이 완료된 반도체 기판(10) 상부에 층간절연막(12, ILD : Inter Layer Dilectric)을 증착한다.
이어서, 층간절연막(12)을 식각하여 기판(10)의 일부를 노출시키는 컨택홀(미도시)을 형성하고, 컨택홀이 매립되도록 폴리 실리콘을 증착하여 스토리지 노드 컨택 플러그(13; 이하, 컨택 플러그라 함)를 형성한다. 그런 다음, 컨택 플러그(13)를 일정 두께 리세스(recess)시킨 후, 컨택 플러그(13)와 후속으로 형성될 하부전극(26, 도 1c 참조) 간의 컨택 저항을 감소시키기 위해 컨택 플러그(13) 상부에 오믹컨택층(14, ohmic contact layer)으로 TiSi2를 형성한다.
이어서, 컨택홀이 매립되도록 오믹컨택층(14) 상부에 후속으로 이어지는 캐패시터의 유전막 증착공정 또는 열공정에서 발생할 수 있는 TiSi2의 산화를 방지하기 위해 TiN을 증착한 다음, 에치백(etch back) 또는 CMP(Chemical Mechanical Polishing) 공정을 실시하여 컨택홀에만 매립되는 산화방지막(15)을 형성한다.
이어서, 도 1b에 도시된 바와 같이, 산화방지막(15)을 포함한 층간절연막(12) 상부에 식각정지막(18)으로 질화막을 증착한 후, 식각정지막(18) 상부에 캐패 시터 구조 형성용 절연막(20; 이하, 캐패시터 절연막이라 함)을 증착한다. 그런 다음, 캐패시터 절연막(20) 상부에는 하드마스크(22)로 폴리 실리콘을 증착한다.
이어서, 포토피소그래피(photolithography) 공정을 통해 형성된 소정의 포토레지스트 패턴(미도시)을 이용한 식각공정을 실시하여 하드마스크(22)를 식각한다. 그런 다음, 스트립(strip) 공정을 실시하여 포토레지스트 패턴을 제거한 후, 식각된 하드마스크(22)를 이용한 식각공정을 실시하여 캐패시터 절연막(20) 및 식각정지막(18)을 순차적으로 식각한다. 이로써, 산화방지막(15)을 노출시키는 홀(24)이 형성된다.
이어서, 도 1c에 도시된 바와 같이, 식각공정을 실시하여 폴리 실리콘으로 이루어진 하드마스크(22)를 제거하고, 홀(24, 도 1b 참조)을 포함한 캐패시터 절연막(20) 상부의 단차를 따라 캐패시터의 하부전극(26)으로 Ru를 증착한다. 그런 다음, 에치백 공정을 실시하여 캐패시터 절연막(20) 상부로 노출된 Ru를 제거함으로써, 하부전극(26)을 분리시킨다.
그러나, 상기와 같은 종래 기술에 따르면, Ru 응집현상(agglomeration) 등의 여러가지 문제점이 발생한다.
도 2는 도 1c에서와 같이 하부전극(26) 형성을 위한 Ru의 CVD 증착 후 열공정을 실시한 후의 반도체 소자를 도시한 SEM(Scanning Electron Microscope) 사진이다. 도 2를 참조하면, CVD 증착공정 및 열공정을 거친 후의 Ru는 일부분에서 응집현상이 발생되는 문제가 있음을 알 수 있다.
도 3은 도 1c에서와 같이 하부전극(26)의 분리를 위한 에치백 공정 후의 반 도체 소자를 도시한 SEM 사진이다. 도 3을 참조하면, 에치백 공정을 거친 후의 캐패시터 절연막(20)은 표면 거칠기(surface roughness; 'A' 부위 참조) 특성이 저하되는 문제가 있음을 알 수 있다.
도 4는 도 3에서 나타나는 문제점을 설명하기 위해 도시된 모식도이다. 도 4를 참조하면, 불연속적으로 응집되어 결정립 구조를 갖는 하부전극(26)이 형성된 전체 구조에 에치백 공정을 실시하면 하부전극(26) 저부의 캐패시터 절연막(20) 일부분이 함께 식각되어 캐패시터 절연막(20)의 표면 거칠기 특성이 저하되는 것을 알 수 있다. 이처럼, 캐패시터 절연막(20)의 일부분이 식각되는 현상은 하부전극(26)과 캐패시터 절연막(20) 간의 식각 선택비가 낮아 하부전극(26)의 결정립 사이로 노출된 부분의 캐패시터 절연막(20)이 쉽게 식각되기 때문에 발생한다.
도 5는 후속 유전막 및 상부전극 형성공정을 완료한 후의 반도체 소자를 도시한 SEM 사진이다. 도 5를 참조하면, 도 4에서와 같이 식각된 부분의 캐패시터 절연막(20) 내에 유전막 및 상부전극 잔류물(residue)이 존재하는 것을 알 수 있다. 이러한, 잔류물은 후속으로 진행될 금속 배선 공정에서의 불량을 비롯하여 반도체 소자의 수율 감소 원인이 된다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 반도체 소자의 캐패시터 형성시 하부전극 저부에 존재하는 절연막의 표면 거칠기 특성을 개선시켜 반도체 소자의 수율을 향상시킬 수 있는 반도체 소자의 캐패 시터 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 기판 상에 컨택 플러그가 개재된 층간절연막을 형성하는 단계와, 상기 컨택 플러그를 포함한 상기 층간절연막 상부에 캐패시터 구조 형성용 절연막을 증착하는 단계와, 상기 캐패시터 구조 형성용 절연막 상부에 상기 캐패시터 구조 형성용 절연막과 식각 선택비가 다른 절연물질로 이루어진 하드마스크 패턴을 형성하는 단계와, 상기 하드마스크 패턴을 통해 상기 캐패시터 구조 형성용 절연막을 식각하여 상기 컨택 플러그를 노출시키는 홀을 형성하는 단계와, 상기 하드마스크 패턴이 잔류한 상태에서 상기 홀의 내부면을 따라 하부전극을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 형성방법을 제공한다.
여기서, 하드마스크 패턴은 아모르퍼스 카본으로 형성한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호는 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 6a 내지 도 6d는 본 발명의 바람직한 실시예에 따른 반도체 소자의 캐패시터 형성공정을 도시한 공정단면도이다.
먼저, 도 6a에 도시된 바와 같이, 먼저, 도 1a에 도시된 바와 같이, 소자분리(isolation) 공정, 워드라인 및 비트라인 형성공정이 완료된 반도체 기판(110) 상부에 층간절연막(112)을 증착한다. 여기서, 층간 절연막(112)은 산화막 계열의 물질로 형성한다. 예컨대, 층간 절연막(112)은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate)막, PECVD(Plasma Enhanced Chemical Vapor Deposition)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organic Silicate Glass)막 중 어느 하나를 이용하여 단층막 또는 이들이 적층된 적층막으로 형성한다.
이어서, 마스크 공정 및 식각공정을 실시하여 층간절연막(112)을 식각함으로써, 기판(110)의 일부를 노출시키는 컨택홀(미도시)을 형성한다. 그런 다음, 컨택홀이 매립되도록 폴리 실리콘을 증착하여 스토리지 노드 컨택 플러그(113; 이하, 컨택 플러그라 함)를 형성한다. 이때, 폴리 실리콘은 도프트(doped) 실리콘으로 SiH4를 이용하여 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 증착한 다.
이어서, 에치백 공정을 실시하여 컨택 플러그(113)를 일정 깊이, 바람직하게는 0.05 내지 0.2㎛의 깊이로 리세스시킨 후, 컨택 플러그(113)와 후속으로 형성될 하부전극(26, 도 6c 참조) 간의 컨택 저항을 감소시키기 위해 컨택 플러그(113) 상부에 오믹컨택층(114)으로 TiSi2를 형성한다. 이때, TiSi2는 컨택 플러그(113) 상부에 티타늄막(Ti)을 0.02 내지 0.08㎛의 두께로 전면 증착한 후, N2 분위기에서 600 내지 750℃의 온도로 열처리를 실시하여 형성한다.
이어서, 컨택홀이 매립되도록 오믹컨택층(114) 상부에 후속으로 이어지는 캐패시터의 유전막 증착공정 또는 열공정에서 발생할 수 있는 TiSi2의 산화를 방지하기 위해 TiN을 증착한 다음, 에치백(etch back) 또는 CMP(Chemical Mechanical Polishing) 공정을 실시하여 컨택홀에만 매립되는 산화방지막(115)을 형성한다. 이때, TiN은 0.05 내지 0.12㎛의 두께로 증착하고, TiN 대신에 TiAlN, TiSiN 또는 TaSiN을 사용할 수도 있다.
이어서, 산화방지막(115)을 포함한 층간절연막(112) 상부에 식각정지막(118)으로 질화막을 증착한 후, 식각정지막(118) 상부에 캐패시터 구조 형성용 절연막(120; 이하, 캐패시터 절연막이라 함)을 증착한다. 이때, 식각정지막(118)은 0.05 내지 0.10㎛의 두께로 증착하고, 캐패시터 절연막(120)은 1.0 내지 2.0㎛의 두께로 증착한다.
이어서, 캐패시터 절연막(120) 상부에는 캐패시터 절연막(120)과의 식각 선 택비가 다른 절연물질을 증착하여 하드마스크(122)를 형성한다. 바람직하게는, 아모르퍼스 카본(amorphous carbon)으로 형성한다. 이때, 아모르퍼스 카본은 C3H6를 소스(source) 가스로 하고 He를 캐리어(carrier) 가스로 하여 PECVD(Plasma Enhanced CVD) 방식으로 증착한다. 또한, 아모르퍼스 카본은 400 내지 600℃의 온도에서 300 내지 1000W의 RF(Radio Frequency) 파워(power)로 PECVD 공정을 실시하여 증착하되, 0.1 내지 0.5㎛의 두께로 증착한다.
이어서, 도 6b에 도시된 바와 같이, 하드마스크(122) 상부에 포토레지스트(미도시)를 도포한 후, 포토마스크(미도시)를 이용한 노광 및 현상공정을 실시하여 포토레지스트 패턴(미도시)을 형성한다. 그런 다음, 포토레지스트 패턴을 식각마스크로 이용한 식각공정을 실시하여 하드마스크(122)를 식각함으로써 하드마스크 패턴(122)을 형성한다.
이어서, 스트립 공정을 실시하여 포토레지스트 패턴을 제거한 후, 하드마스크 패턴(122)을 이용한 식각공정을 실시하여 캐패시터 절연막(120) 및 식각정지막(118)을 순차적으로 식각한다. 이로써, 산화방지막(115)을 노출시키는 홀(124)이 형성된다.
이어서, 도 6c에 도시된 바와 같이, 아모르퍼스 카본으로 이루어진 하드마스크 패턴(122)을 제거하지 않고 잔류시킨 상태에서 홀(124, 도 6b 참조)을 포함한 전체 구조 상부의 단차를 따라 캐패시터의 하부전극(126)으로 Ru를 증착한다. 이때, Ru는 250 내지 400℃의 온도에서 Ru(od)3를 소스가스로 하고 O2 또는 O2/NH3 가 스를 반응 가스로 하여 0.02 내지 0.07㎛의 두께로 증착한다.
여기서, 하드마스크 패턴(122)은 아모르퍼스 카본이 기존의 폴리 실리콘과 같이 전도성 물질이 아니므로 제거하지 않아도 된다.
이어서, 도면에 도시되진 않았지만, 하부전극(126) 내의 불순물을 제거하거나, 막밀도(film density)를 증가시키기 위하여 Ru를 증착한 후 NH3 또는 H2 분위기에서 450 내지 500℃의 온도로 0.5 내지 5분간 RTP(Rapid Thermal Processing) 공정을 실시할 수 있다.
이어서, 에치백 공정을 실시하여 캐패시터 절연막(120) 상부로 노출된 Ru를 제거함으로써, 하부전극(126)을 분리시킨다. 이러한 에치백 공정시에는 보통 HBr/O2의 혼합가스를 사용한다.
이어서, 도 6d에 도시된 바와 같이, 분리된 하부전극(126)을 포함한 하드마스크 패턴(122) 상부의 단차를 따라 유전막(128)을 증착한다. 여기서, 유전막(128)은 Ta2O5, (Ba1-XSrX)TiO3(BST), SrTiO3(STO), HfO2, TiO2, ZrO2 또는 La2O3의 단일막으로 형성하거나 이들을 혼합시킨 복합막으로 형성한다.
이어서, 유전막(128) 상부의 단차를 따라 상부전극(130)을 형성한다. 이때, 상부전극(130)은 Ru, Pt, Ir 또는 TiN의 단일막으로 형성하거나 이들을 혼합시킨 복합막으로 형성한다. 이로써, MIM(예컨대, Ru/Ta2O5/Ru) 캐패시터(135)가 완성된다.
도 7은 본 발명의 바람직한 실시예에 따른 경우 캐패시터 절연막(120)의 표 면 거칠기 특성이 개선되는 이유를 설명하기 위한 모식도이다. 도 7을 참조하면, Ru의 응집현상으로 인해 하부전극(126)에 결정립이 발생하여도 캐패시터 절연막(120)의 표면이 매끄러워짐(smooth)을 알 수 있다.
즉, 본 발명의 바람직한 실시예에서는 캐패시터 절연막(120) 상부에 캐패시터 절연막(120)과의 식각 선택비가 다른 절연물질 예컨대, 아모르퍼스 카본으로 이루어진 하드마스크 패턴(122)을 잔류시킨 상태에서 하부전극(126)의 분리를 위한 에치백 공정을 실시함으로써, 에치백 공정시에도 하부전극(126)의 결정립 사이로 노출된 부분의 캐패시터 절연막(120)이 쉽게 제거되지 않도록 한다. 따라서, 반도체 소자의 캐패시터 형성시 캐패시터 절연막(120)의 표면 거칠기 특성이 저하되는 현상을 억제할 수 있다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 캐패시터 구조 형성용 절연막 상부에 캐패시터 구조 형성용 절연막과의 식각 선택비가 다른 절연물질 예컨대, 아모르퍼스 카본으로 이루어진 하드마스크 패턴을 잔류시킨 상태에서 하부전극의 분리를 위한 에치백 공정을 실시함으로써, 에치백 공정시에도 하부전극의 결정립 사이로 노출된 부분의 캐패시터 구조 형성용 절연막이 쉽게 제거되지 않도록 한다. 따라서, 반도체 소자의 캐패시터 형성시 캐패시터 구조 형성용 절연막의 표면 거칠기 특성이 저하되는 현상을 억제할 수 있다.
나아가서는, 후속으로 진행될 금속 배선 공정에서의 불량을 억제하고 반도체 소자의 수율을 증가시킬 수 있다.

Claims (16)

  1. 기판 상에 컨택 플러그가 개재된 층간절연막을 형성하는 단계;
    상기 컨택 플러그를 포함한 상기 층간절연막 상부에 캐패시터 구조 형성용 절연막을 증착하는 단계;
    상기 캐패시터 구조 형성용 절연막 상부에 상기 캐패시터 구조 형성용 절연막과 식각 선택비가 다른 절연물질로 이루어진 하드마스크 패턴을 형성하는 단계;
    상기 하드마스크 패턴을 통해 상기 캐패시터 구조 형성용 절연막을 식각하여 상기 컨택 플러그를 노출시키는 홀을 형성하는 단계; 및
    상기 하드마스크 패턴이 잔류한 상태에서 상기 홀의 내부면을 따라 하부전극을 형성하는 단계
    를 포함하는 반도체 소자의 캐패시터 형성방법.
  2. 제 1 항에 있어서,
    상기 하드마스크 패턴은 아모르퍼스 카본으로 이루어지는 반도체 소자의 캐패시터 형성방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 하드마스크 패턴은 C3H6 및 He 가스를 이용하여 증착하는 반도체 소자의 캐패시터 형성방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 하드마스크 패턴은 PECVD 방식으로 400 내지 600℃의 온도와 300 내지 1000W의 RF 파워 조건에서 0.1 내지 0.5㎛의 두께로 증착하는 반도체 소자의 캐패시터 형성방법.
  5. 제 1 항에 있어서,
    상기 하부전극은 루테늄으로 형성하는 반도체 소자의 캐패시터 형성방법.
  6. 제 5 항에 있어서,
    상기 루테늄은 Ru(od)3를 소스가스로 하고 O2 또는 O2/NH3 가스를 반응 가스로 하여 형성하는 반도체 소자의 캐패시터 형성방법.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 루테늄은 250 내지 400℃의 온도에서 0.02 내지 0.07㎛의 두께로 증착하는 반도체 소자의 캐패시터 형성방법.
  8. 제 1 항에 있어서, 상기 하부전극을 형성하는 단계는,
    상기 홀을 포함한 전체 구조 상부의 단차를 따라 상기 하부전극을 증착하는 단계;
    상기 하부전극의 밀도가 증가되도록 열공정을 실시하는 단계; 및
    에치백 공정을 실시하여 상기 하부전극을 분리시키는 단계
    를 포함하는 반도체 소자의 캐패시터 형성방법.
  9. 제 8 항에 있어서,
    상기 열공정을 실시하는 단계는 NH3 또는 H2 분위기에서 이루어지는 반도체 소자의 캐패시터 형성방법.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 열공정을 실시하는 단계는 450 내지 500℃의 온도에서 0.5 내지 5분간 RTP 공정을 실시하는 반도체 소자의 캐패시터 형성방법.
  11. 제 1 항 또는 제 8 항에 있어서, 상기 하부전극을 형성한 후,
    상기 하부전극을 포함한 상기 하드마스크 패턴 상부의 단차를 따라 유전막을 증착하는 단계; 및
    상기 유전막 상부에 상부전극을 형성하는 단계
    를 더 포함하는 반도체 소자의 캐패시터 형성방법.
  12. 제 11 항에 있어서,
    상기 유전막은 Ta2O5, (Ba1-XSrX)TiO3(BST), SrTiO3(STO), HfO2, TiO2, ZrO2 또는 La2O3의 단일막으로 형성하거나 이들을 혼합시킨 복합막으로 형성하는 반도체 소자의 캐패시터 형성방법.
  13. 제 11 항에 있어서,
    상기 상부전극은 Ru, Pt, Ir 또는 TiN의 단일막으로 형성하거나 이들을 혼합 시킨 복합막으로 형성하는 반도체 소자의 캐패시터 형성방법.
  14. 제 1 항에 있어서,
    상기 컨택 플러그는 폴리 실리콘/오믹컨택층/산화방지막의 적층 구조로 형성하는 반도체 소자의 캐패시터 형성방법.
  15. 제 14 항에 있어서,
    상기 오믹컨택층은 TiSiX(X는 1 내지 10)로 형성하는 반도체 소자의 캐패시터 형성방법.
  16. 제 14 항 또는 제 15 항에 있어서,
    상기 산화방지막은 TiN으로 형성하는 반도체 소자의 캐패시터 형성방법.
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