KR100384849B1 - 반도체소자 제조 방법 - Google Patents

Abstract

본 발명은 오믹콘택층과 확산방지막의 계면 저항을 줄임으로써 하부전극의 콘택 저항을 줄여 캐패시터의 전기적 특성을 향상시킬 수 있는 반도체소자 제조 방법을 제공하기 위한 것으로서, 본 발명의 반도체소자 제조 방법은, 전도층 상의 절연막을 식각하여 캐패시터 콘택홀을 형성하는 단계; 상기 콘택홀 내부에 리세스된 폴리실리콘 플러그를 형성하는 단계; 상기 결과물 상에 Ti를 증착하고 상기 폴리실리콘과 상기 Ti를 열반응시켜 TiSi₂오믹콘택층을 형성하는 단계; 미반응 Ti를 세정하여 제거하는 단계; 상기 TiSi₂오믹콘택층의 표면을 NH₃플라즈마처리하여 상기 세정공정 후 TiSi₂오믹콘택층 상의 잔류 산화물을 질화물로 변화시키는 단계; 상기 NH₃플라즈마처리 후 진공파괴없이 결과물의 전면에 TiN 확산방지막을 증착하고 평탄화하는 단계; 및 상기 확산방지막 상에 캐패시터의 하부메탈전극을 형성하는 단계를 포함하여 이루어진다.

Description

반도체소자 제조 방법{Method for fabricating semiconductor device}

본 발명은 반도체소자 제조 방법에 관한 것으로, 더욱 상세하게는 MIM(Metal Insulator Metal) 구조의 캐패시터 제조 방법에 관한 것이다.

통상적으로 Ta₂O₅캐패시터의 하부전극은 RTN(Rapid Thermal Nitrization) 표면처리된 폴리실리콘을 사용하였다.

한편, 소자가 점차 고 집적화됨에 따라 안정된 소자동작을 위한 셀당 캐패시턴스는 변화가 없는 반면 캐패시터 셀 사이즈는 점점 줄어들게 되어 유효산화막의 두께가 30Å 정도인 폴리실리콘을 하부전극으로 하는 Ta₂O₅캐패시터 구조는 한계에 도달하게 되었다.

이러한 문제를 해결하기 위해 하부메탈전극을 도입해 유효산화막 두께를 낮추는 방법이 시도되었다. 이러한 하부메탈전극의 도입은 플러그 물질인 폴리실리콘과 하부메탈전극의 열반응 방지를 위한 확산방지막 형성공정을 필요로 하게 된다.

그러나, 종래기술의 MIM 캐패시터 제조 공정에서는 확산방지막과 오믹콘택층사이의 잔류 산화물에 의한 계면 저항에 의해 하부전극의 콘택 저항이 증가하여 캐패시터의 전기적 특성을 열화시키는 문제가 발생하게 된다.

도 1a 내지 도 1d는 종래기술에 따른 MIM 구조 캐패시터의 제조 방법을 보인다.

그리고, 도 2는 종래기술에 따른 MIM 구조 캐패시터의 TiN 확산방지막에서 계면 깊이에 따라 분포하는 원자 농도(Atomic Concentration)를 AES(Auger Electron Spectroscopy)를 통해 분석한 그래프이다.

먼저 도 1a에 보이는 바와 같이, 전도층(11)상의 절연막(12)을 선택적으로 에칭하여 플러그 형성 부위에 콘택홀(10)을 형성한다.

다음으로 도 1b에 도시된 것처럼 폴리실리콘 플러그(13)와 TiSi₂오믹콘택층(14)의 적층구조를 형성하도록 한다. 여기서, 폴리실리콘 플러그(13)는 폴리실리콘을 증착한 후 리세스 에치 백(Recess etch back)공정을 실시하여 형성하며, TiSi₂오믹콘택층(14)은 물리기상증착법(Physical Vapor Deposition; PVD)에 의해 Ti를 층착하고 RTP(Rapid Thermal Process) 또는 로에서의 열처리에 의해 상기 폴리실리콘 플러그(13)와 Ti를 열반응시켜 TiSi₂오믹콘택층(14)을 형성한 다음, SC(Standard Cleaning)-1 용액을 이용하여 절연막(12) 상에 잔류하는 미 반응 Ti및 산화물을 제거한 것이다.

다음으로 도 1c에 도시된 것처럼 TiSi₂오믹콘택층(14) 상에 TiN 확산방지막(15)을 증착한 후 CMP(Chemical Mechanical Polishing) 또는 식각 공정을 통하여 콘택홀(10) 내부에만 TiN 확산방지막(15)을 형성한다.

다음으로 도 1d에 도시된 바와 같이 상기 폴리실리콘 플러그(13), TiSi₂오믹콘택층(14), TiN 확산방지막(15)이 적층구조를 이룬 웨이퍼 상에 하부메탈전극(16)과 유전막(17) 및 상부메탈전극(18)을 증착하여 캐패시터를 형성한다.

전술한 바와 같이 이루어지는 종래 MIM 구조 캐패시터의 제조 방법은 다음과 같은 문제점이 있다.

Ti 금속 증착과 TiSi₂오믹콘택층(14)의 형성을 위한 열반응 공정 이후, 미 반응 Ti 및 산화물의 제거를 위해 세정공정을 수행해야 하므로 TiSi₂오믹콘택층(14) 표면의 산화물이 완전히 제거되지 않는다.

상기 산화물의 존재는 도 2의 AES(Auger Electron Spectroscopy)에 의해 확인 가능하다.

도 2를 참조하면, 가로 축은 확산방지막(15)과 하부전극(16)의 계면을 기준으로 하여 오믹콘택층(14)과 폴리실리콘 플러그(13) 방향으로 깊이에 따른 스퍼터 시간을 나타내며, 세로 축은 상기 각 영역(13, 14, 15)의 구성 원자인 N(A₁),Ti(A₂), Si(A₃), O(A₄), Cl(A₅), C(A₆)의 스퍼터링에 의해 검출된 원자농도(Atomic concentration)(%)를 나타낸다.

여기서, Cl(A₅)과 C(A₆₎는 전 영역에 걸쳐 거의 존재하지 않는다. TiN 확산방지막(15) 영역은 Ti(A₂)와 N(A₁)이 주로 존재하며 폴리실리콘 플러그(13) 영역은 Ti(A₂)의 확산에 의해 Si(A₃)와 Ti(A₂)가 존재하며, 폴리실리콘 플러그(13) 안쪽으로 갈수록 Si(A₃)가 증가하며 Ti(A₂)는 감소함을 나타낸다. 또한, TiSi₂오믹콘택층(14) 영역에서의 Si(A₃₎, Ti(A₂), N(A₁)는 이상적으로 분포한다.

그러나, TiSi₂오믹콘택층(14) 영역에서의 O(A₄)는 하나의 피크치(A₄')를 나타낸다. 결국, TiN 확산방지막(15)과 TiSi₂오믹콘택층(14)의 계면(도 1d의 14a) 근처에서는 예컨대, TiO, TiO₂, SiO, SiO₂와 같은 산화물이 존재함을 알 수 있다.

특히, TiSi₂오믹콘택층(14)과 TiN 확산방지막(15) 계면(14a)에 형성된 상기 산화물은 하부메탈전극(도 1d의 16)의 콘택 저항을 증가시키며, 심지어 TiSi₂오믹콘택층(14)과 TiN 확산방지막(15)을 양 전극으로 하는 기생 캐패시터를 형성하게 하여 소자의 전기적 특성을 열화시킨다.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, TiN 확산방지막과 TiSi₂오믹콘택층의 계면 저항과 하부전극의 콘택 저항을 감소시켜 전기적 특성을 향상시킬 수 있는 반도체소자 제조 방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1d는 종래기술에 따른 반도체소자의 제조 공정을 나타내는 단면도,

도 2는 종래기술에 따른 반도체소자의 TiN 확산방지막에서 계면 깊이에 따라 분포하는 원자 농도를 AES를 통해 분석한 그래프,

도 3a 내지 3e는 본 발명의 실시예에 따른 반도체소자 제조 공정을 나타내는 단면도,

도 4a 내지 도 4d는 본 발명에 따른 각 원자의 결합에너지를 통하여 잔류 산화물의 유무를 종래기술과 비교한 AES를 통해 분석한 그래프.

* 도면의 주요부분에 대한 부호의 설명 *

11, 31 : 전도층

12, 32 : 절연막

13, 33 : 폴리실리콘 플러그

14, 34 : TiSi₂오믹콘택층

14a : TiSi₂오믹콘택층과 TiN 확산방지막의 계면

34a : 표면처리된 TiSi₂오믹콘택층

15, 35 : TiN 확산방지막

16, 36 : 하부메탈전극

17, 37 : 유전막

18, 38 : 상부메탈전극

상기 목적을 달성하기 위하여 본 발명은 반도체소자 제조 방법에 있어서, 전도층 상의 절연막을 식각하여 캐패시터 콘택홀을 형성하는 단계; 상기 콘택홀 내부에 리세스된 폴리실리콘 플러그를 형성하는 단계; 상기 결과물 상에 Ti를 증착하고 상기 폴리실리콘과 상기 Ti를 열반응시켜 TiSi₂오믹콘택층을 형성하는 단계; 미반응 Ti를 세정하여 제거하는 단계; 상기 TiSi₂오믹콘택층의 표면을 NH₃플라즈마처리하여 상기 세정공정 후 TiSi₂오믹콘택층 상의 잔류 산화물을 질화물로 변화시키는 단계; 상기 NH₃플라즈마처리 후 진공파괴없이 결과물의 전면에 TiN 확산방지막을 증착하고 평탄화하는 단계; 및 상기 확산방지막 상에 캐패시터의 하부메탈전극을 형성하는 단계를 포함한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도 3a 내지 도 3e를 참조하여 설명한다.

후술하는 본 발명의 MIM(Metal Insulator Metal) 구조의 캐패시터는 전극으로 Pt, Ru, Ir, 등의 금속 또는 IrO₂, TiN 등의 전도성 산화막 중 어느 하나를 적용한다.

도 3a 내지 도 3e는 본 발명의 캐패시터의 제조 공정을 나타내는 단면도이다.

또한, 도 4a 내지 도 4d는 각 원자의 결합에너지를 통하여 잔류 산화물의 유무를 종래기술과 비교한 AES(Auger Electron Spectroscopy)를 이용한 그래프이다.

먼저 도 3a에 보이는 바와 같이, 전도층(31) 상의 절연막(32)을 선택적으로 식각하여 콘택홀(도시하지 않음)을 형성하고, 상기 콘택홀(도시하지 않음) 내부에 리세스된 폴리실리콘 플러그(33)를 형성한다. 상기 폴리실리콘 플러그(33)를 형성하는 구체적인 방법을 설명하면, 먼저 폴리실리콘 증착 후 CMP(Chemical Mechanical Polishing) 또는 에치백(Etch back)에 의해 평탄화하여 이웃한 플러그와 아이솔레이션(Isolation)시키고, 콘택홀(도시하지 않음) 내부에서 상기 폴리실리콘 플러그(33)가 500Å 내지 2000Å 정도로 리세스되도록 리세스 에치 백(Recess etch back)공정을 실시한다.

다음으로 도 3b에 도시된 것처럼 결과물 상에 Ti를 증착 후 열처리하여 TiSi₂오믹콘택층(34)을 형성하고 미반응 Ti를 세정하여 제거한다. 구체적으로, 증착된 Ti는 열처리 공정에 의해 하부의 Si와 열반응하여 TiSi₂오믹콘택층(34)을 형성한다. 또한, 상기 열처리 공정은 급속열처리(Rapid Thermal Process; RTP)로서 반응가스로는 100sccm 내지 1000sccm 유량의 N2 가스를 이용하며, 650℃ 내지 800℃의 온도와 0.2Torr 내지 1Torr의 압력 하에서 10초 내지 60초 동안 실시한다. 이때, 절연막(32) 표면에는 미 반응 Ti 및 산화물이 존재하게 된다. 그러므로, SC(Standard Cleaning)-1 용액을 이용하여 세정함으로써 상기 미 반응 Ti 및 산화물을 제거한다.

다음으로 도 3c에 도시된 것처럼, 상기 TiN 오믹콘택층(34) 상에 NH₃플라즈마를 여기시켜 상기 세정 시 발생된 TiSi₂오믹콘택층(34) 표면의 잔류 산화물을 질화물로 변화시킨다. 즉, 후속의 TiN 확산방지물질을 증착하기전에 NH₃플라즈마 여기에 의해 상기 TiSi₂오믹콘택층(34)의 표면처리를 하여 TiO, TiO₂, SiO, SiO₂, 등의 산화물을 TiN, Si₃N₄의 전도성이 높은 질화물로 변화시킨다. 따라서, 표면처리된 TiSi₂오믹콘택층(34a)과 TiN 확산방지막의 계면저항이 감소되어 후속공정에 의해 형성되는 하부전극의 콘택저항이 감소되며 이것으로 인해 전체적인 캐패시터의 전기적 특성이 개선된다. 여기서, NH₃플라즈마 처리공정은 반응가스로는 50sccm 내지 1000sccm 유량의 NH₃가스를 이용하며 반응로는 200℃ 내지 700℃의 온도와 0.2Torr 내지 1Torr의 압력 및 100W 내지 500W의 파워 하에서 10초 내지 60초 동안 실시한다.

다음으로 도 3d에 도시된 것처럼 상기한 NH₃플라즈마처리 후 진공파괴 없이 상기 오믹콘택층(34a) 상에 TiN 확산방지막(25)을 증착한 다음, 평탄화한다. 여기서, TiN 확산방지막(35)은 화학기상증착법(Chemical Vapor Deposition; CVD) 또는 물리기상증착법(Physical Vapor Deposition; PVD) 등의 방법에 의해 500Å 내지 2000Å의 두께로 증착한 후 CMP 또는 식각 공정을 통하여 평탄화함으로써 형성된다.

진공파괴 없이 NH₃플라즈마처리 및 TiN 증착 공정을 수행하는 한 방법으로 TiN 증착 챔버에서 상기 NH₃플라즈마처리가 이루어질 수 있다.

다음으로 도 3e에 나타난 바와 같이 상기 확산방지막(35) 상에 하부메탈전극(36)과 유전막(37) 및 상부메탈전극(37)을 증착하여 캐패시터를 형성한다. 여기서, 상기 캐패시터는 평판형, 원통형 또는 실린더형 등 다양한 형태로 적용가능하다.

도 4a 내지 도 4d는 TiSi₂오믹콘택층 표면에 있어서의 각 원자와 그 화합물에 대한 결합에너지를 나타낸 것으로 종래의 NH₃플라즈마를 이용하지 않은 경우와 본 발명의 NH₃플라즈마를 이용한 경우를 비교하여 나타낸다.

도 4a 내지 도 4d를 참조하면, 가로 축은 결합에너지(Binding Energy)(eV)를 나타내며 세로 축은 카운트 수를 나타낸다.

도 4a는 Si에 대한 결합에너지를 나타낸 것으로 종래(B₁)의 경우 두개의 피크치(X₁, X₁₁)가 나타나며, 본 발명(B₁')의 경우 하나의 피크치(X₁')만이 나타난다. Si의 결합에너지와 같은 99.3eV 내지 99.5eV 부분의 피크치(X₁, X₁')는 두 경우(B₁, B₁') 모두 나타났으나, 본 발명(B₁')의 경우가 더 높게 나타나며 종래(B₁)의 경우SiO₂의 결합에너지인 103.6eV 부근에서 다른 피크치(X₁₁)가 나타난다.

또한, 다시 도 4b에서와 같이 O에 대한 결합에너지를 비교하면, SiO₂의 결합에너지인 532.5 내지 534.3eV 부분의 피크치(X₂, X₂')가 나타나며, 종래(B₂)의 경우에 피크치가 훨씬 높음을 알 수 있다.

상기 도 4a와 도 4b를 비교하면, Si와 O에 대한 결합에너지의 분포는 종래의 NH₃플라즈마를 이용하지 않은 경우에서 모두 SiO₂의 결합에너지를 나타낸다. 따라서, 종래의 경우 SiO₂의 잔류 산화막이 존재함을 알 수 있다. 반면에, 본 발명의 경우 NH₃플라즈마에 의해 상기 산화물 SiO₂가 질화물로 변화하여 거의 존재하지 않는 것을 알 수 있다.

도 4c는 N에 대한 결합에너지를 나타냈으며, 도 4d는 Ti에 대한 결합에너지를 나타낸다. 도 4d에서 종래(B₄)와 본 발명(B₄') 모두 두개의 피크치를 나타내며 Ti의 결합에너지인 453.7 내지 454.1eV의 범위에서 두 개의 피크치(X₄, X₄')가 나타난다. 그리고, 다른 피크치(X₄₁, X₄₁')는 Ti의 화합물의 결합에너지 범위에 속하지 않기 때문에 다른 산화물 예를들어, SiO₂일 가능성이 있다.

전술한 것처럼 본 발명의 반도체소자 제조 방법은 TiSi₂오믹콘택층 상에 TiN 확산방지막을 증착하기 전에 상기 오믹콘택층의 표면을 NH₃플라즈마처리함으로써, 표면처리된 TiSi₂오믹콘택층(34a)과 TiN 확산방지막(35)의 계면에서의 잔류 산화막이 질화(Nitrization)되도록 한 것인 바, 계면저항이 감소되어 후속공정에 의해 형성되는 하부전극의 콘택저항이 감소되며 이것으로 인해 전체적인 캐패시터의 전기적 특성을 향상시킬 수 있음을 실시예를 통해 알아보았다.

이상에서 본 발명의 기술 사상을 바람직한 실시예에 따라 구체적으로 기술하였으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같이 본 발명은 반도체소자 제조 방법에 있어서, 오믹콘택층과 확산방지막의 계면저항을 줄이므로써 하부전극의 콘택 저항을 줄여 캐패시터의 전기적 특성을 향상시킬 수 있다.

Claims (15)

1. 반도체소자의 제조 방법에 있어서,

   전도층 상의 절연막을 식각하여 캐패시터 콘택홀을 형성하는 단계;

   상기 콘택홀 내부에 리세스된 폴리실리콘 플러그를 형성하는 단계;

   상기 결과물 상에 Ti를 증착하고 상기 폴리실리콘과 상기 Ti를 열반응시켜 TiSi₂오믹콘택층을 형성하는 단계;

   미반응 Ti를 세정하여 제거하는 단계;

   상기 TiSi₂오믹콘택층의 표면을 NH₃플라즈마처리하여 상기 세정공정 후 TiSi₂오믹콘택층 상의 잔류 산화물을 질화물로 변화시키는 단계;

   상기 NH₃플라즈마처리 후 진공파괴없이 결과물의 전면에 TiN 확산방지막을 증착하고 평탄화하는 단계; 및

   상기 확산방지막 상에 캐패시터의 하부메탈전극을 형성하는 단계

   를 포함하여 이루어짐을 특징으로 하는 반도체소자 제조 방법.
2. 제 1 항에 있어서,

   상기 캐패시터는 MIM 구조인 것을 특징으로 하는 반도체소자 제조 방법.
3. 제 1 항에 있어서,

   상기 TiSi2 오믹콘택층 형성을 위한 상기 열반응은 급속열처리에 의한 것임을 특징으로 하는 반도체소자 제조 방법.
4. 제 3 항에 있어서,

   상기 급속열처리시 100sccm 내지 1000sccm 유량의 N₂반응가스를 사용하는 것을 특징으로 하는 반도체소자 제조 방법.
5. 제 4 항에 있어서,

   상기 급속열처리는 650℃ 내지 800℃의 온도 하에서 실시하는 것을 특징으로 하는 반도체소자 제조 방법.
6. 제 5 항에 있어서,

   상기 급속열처리는 0.2Torr 내지 1Torr의 압력 하에서 실시하는 것을 특징으로 하는 반도체소자 제조 방법.
7. 제 6 항에 있어서,

   상기 급속열처리는 10초 내지 60초 동안 실시하는 것을 특징으로 하는 반도체소자 제조 방법.
8. 제 1 항에 있어서,

   상기 NH₃플라즈마처리시 50sccm 내지 1000sccm 유량의 NH₃를 사용하는 것을 특징으로 하는 반도체소자 제조 방법.
9. 제 8 항에 있어서,

   상기 NH₃플라즈마처리는 100W 내지 500W의 파워 하에서 실시하는 것을 특징으로 하는 반도체소자 제조 방법.
10. 제 9 항에 있어서,

    상기 NH₃플라즈마처리는 200℃ 내지 700℃의 온도 하에서 실시하는 것을 특징으로 하는 반도체소자 제조 방법.
11. 제 10 항에 있어서,

    상기 NH₃플라즈마처리는 0.2Torr 내지 1Torr의 압력 하에서 실시하는 것을 특징으로 하는 반도체소자 제조 방법.
12. 제 11 항에 있어서,

    상기 NH₃플라즈마처리를 10초 내지 60초 동안 실시하는 것을 특징으로 하는 반도체소자 제조 방법.
13. 제 1 항에 있어서,

    상기 TiN 확산방지막을 화학적 기상증착법 또는 물리적 기상증착법을 이용하여 증착하는 것을 특징으로 하는 반도체소자 제조 방법.
14. 제 1 항에 있어서,

    상기 캐패시터의 메탈전극으로 Pt, Ru, Ir, IrO₂, 또는 TiN 중 어느 하나를 사용하는 것을 특징으로 하는 반도체소자 제조 방법.
15. 제 1 항에 있어서,

    상기 캐패시터는 평판형, 원통형 또는 오목형 중 어느 하나인 것을 특징으로 하는 반도체소자 제조 방법.