KR100400248B1 - 반도체소자의 배선 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 배선 형성방법에 관한 것으로, 특히, 장벽금속층으로 티타늄막과 티타늄질화막 형성에 있어서, 상기 티타늄막의 상부가 대기에 노출되면서, 상부 티타늄이 대기 중 산소와 결합되여 형성된 절연막인 티타늄산화막을 플라즈마 공정을 진행하여 제거한 후, 티타늄질화막을 증착함으로써, 상기 티타늄과 티타늄질화막을 각각 다른 챔버에서 증착하는 것이 가능하며, 그로 인해 한 챔버가 다운 될 경우에도, 또 다른 챔버가 구동되어 챔버장비의 부분적인 시스템 사용이 가능하여 챔버장비의 쓰루풋 시간을 단축할 수 있는 매우 유용하고 효과적인 장점을 지닌 발명에 관한 것이다.
Description
본 발명은 반도체소자의 배선 형성방법에 관한 것으로, 보다 상세하게는, 장벽금속층으로 티타늄막과 티타늄질화막 형성에 있어서, 상기 티타늄막의 상부가 대기에 노출되면서, 상부 티타늄이 대기 중 산소와 결합되여 형성된 절연막인 티타늄산화막을 플라즈마 공정을 진행하여 제거한 후, 티타늄질화막을 증착함으로써, 상기 티타늄과 티타늄질화막을 각각 다른 챔버에서 증착하는 것이 가능하며, 그로 인해 한 챔버가 다운 될 경우에도, 또 다른 챔버가 구동되어 챔버 장비의 부분적인 시스템 사용이 가능하여 챔버장비의 쓰루풋 시간을 단축할 수 있는 관한 것이다.
일반적으로, 반도체소자를 제조하는 방법에서 상,하부간에 전기적으로 전도선의 역할을 하는 금속배선이 다층으로 형성되는 경우에 그 사이를 절연시키기 위한 층간절연막이 많이 사용되고 있으며, 그 층간절연막을 상부에 콘택홀 형성부위를 갖게 감광막을 적층하여 그 부위를 식각함으로써 콘택홀이 형성되고 그 내부에 금속층을 몰입하여 금속배선을 형성하게 된다.
이러한 금속배선은 비트라인(Bit Line) 및 워드라인(Word Line)등으로 사용되어 게이트전극 및 커패시터등을 상,하부 및 수평으로 전기적으로 연결하여 반도체소자를 구성하게 되는 것이다.
도 1은 종래 반도체소자의 배선 형성방법에 의해 형성된 배선을 열처리한 상태를 나타낸 도면이다.
도 1에 도시된 바와 같이, 소정의 하부 구조를 가지고 있는 반도체기판 상에도전층과 유전층을 순차적으로 형성한 후, 상기 유전층 상부에 콘택홀 형성을 위한 감광막을 도포한다.
그리고, 상기 감광막을 마스크로 하여 유전층을 식각하여 유전층 내에 콘택홀을 형성한 후, 상기 콘택홀이 형성된 유전층 상에 제 1 장벽금속층인 티타늄과 제 2 장벽금속층인 티타늄질화막을 순차적으로 증착함으로써 이중층으로 구성된 장벽금속층을 형성한다.
이때, 상기 장벽금속층은 제 1 장벽금속층인 티타늄 증착 후, 티타늄이 대기 중에 노출될 경우, 티타늄층 위에 절연막인 티타늄산화막이 형성되는 것을 방지하기 위해, 울트라 하이 진공(ultra high vacuum) 내에서 제 1 장벽금속층과 제 2 장벽금속층을 순차적으로 연속하여 증착한다.
이어서, 상기 제 2 장벽금속층 상에 화학기상증착법을 이용하여 텅스텐을 증착한 후, 화학기계적연마 공정을 진행하여 텅스텐플러그를 형성한다.
상기와 같은 종래 반도체소자의 배선 형성방법을 이용하게 되면, 상기 장벽금속층은 제 1 장벽금속층인 티타늄 증착 후, 티타늄이 대기 중에 노출될 경우, 티타늄층 위에 절연막인 티타늄산화막이 형성되는 것을 방지하기 위해, 제 1 장벽금속층과 제 2 장벽금속층을 연속하여 증착 시, 울트라 하이 진공인 멀티-챔버(multi-chamber)로 구성된 클러스터(cluster) 장비를 사용하여야 한다.
그러나, 상기와 같은 울트라 하이 진공인 멀티-챔버로 구성된 클러스터 장비들은 고가의 장비이며, 높은 진공도를 유지하기 위해 클러스터 장비의 구조도가 복잡한 문제점이 있었다.
또한, 상기 멀티-챔버로 구성된 클러스터 장비는 장비의 다운 시, 쓰루풋(throughput) 역시 낮은 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 장벽금속층으로 티타늄막과 티타늄질화막 형성에 있어서, 상기 티타늄막의 상부가 대기에 노출되면서, 상부 티타늄이 대기 중 산소와 결합되여 형성된 절연막인 티타늄산화막을 플라즈마 공정을 진행하여 제거한 후, 티타늄질화막을 증착함으로써, 상기 티타늄과 티타늄질화막을 각각 다른 챔버에서 증착하는 것이 가능하며, 그로 인해 한 챔버가 다운 될 경우에도, 또 다른 챔버가 구동되어 챔버장비의 부분적인 시스템 사용이 가능하여 챔버장비의 쓰루풋 시간을 단축하도록 하는 것이 목적이다.
도 1은 종래 반도체소자의 배선 형성방법에 의해 형성된 배선을 열처리한 상태를 나타낸 도면이다.
도 2a 내지 도 2e는 본 발명에 따른 반도체소자의 배선 형성방법을 순차적으로 나타낸 단면도이다.
-- 도면의 주요부분에 대한 부호의 설명 --
100 : 반도체기판 110 : 도전층
120 : 유전층 130 : 감광막
140 : 콘택홀형성부위 150 : 콘택홀
160 : 장벽금속층 163 : 제 1 장벽금속층
166 : 제 2 장벽금속층 170 : 절연막
180 : 텅스텐플러그
상기 목적을 달성하기 위하여, 본 발명은 소정의 하부구조를 가지고 있는 반도체기판 상에 도전층과 유전층을 순차적으로 증착한 후, 감광막을 도포하여 콘택홀 형성부위를 형성하는 단계와; 상기 감광막을 마스크로 이용하여 콘택홀 식각공정을 진행하여 콘택홀을 형성하는 단계와; 상기 콘택홀이 형성된 유전층 전체에 제 1 장벽금속층을 증착한 후 열공정을 진행하는 단계와; 상기 제 1 장벽금속층 상부에 형성된 절연막을 플라즈마 공정을 진행하여 제거한 후, 제 2 장벽금속층을 증착하는 단계와; 상기 제 2 장벽금속층 상에 텅스텐을 증착한 후, 화학기계적연마 공정을 진행하여 텅스텐플러그를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 배선 형성방법을 제공한다.
본 발명은 상기 제 1 장벽금속층 상부의 절연막을 플라즈마 공정을 진행하여 제거한 후, 상기 절연막이 제거된 제 1 장벽금속층 상에 제 2 장벽금속층을 증착 시에, 열 화학기상증착 공정을 진행하여 50Å 정도 두께로 제 2 장벽금속층을 증착한 후, 플라즈마 처리함으로써 증착된 제 2 장벽금속층 내의 불순물을 제거하여 비저항을 낮춰주는 것을 특징으로 한다.
또한, 상기 제 2 장벽금속층 증착 시, 열화학기상증착 공정과 플라즈마 처리단계를 반복하여 원하는 두께의 제 2 장벽금속층을 증착하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체소자의 배선 형성방법을 순차적으로 나타낸 단면도이다.
도 2a 에 도시된 바와 같이, 소정의 하부구조를 가지고 있는 반도체기판(100) 상에 도전층(110)과 유전층(120)을 순차적으로 증착한 후, 감광막(130)을 도포하여 콘택홀 형성부위(140)를 형성한다.
이때, 상기 도전층(110)으로 티타늄(Ti) 실리사이드 또는 코발트(Co) 실리사이드를 적용하며, 상기 실리사이드(silicide)를 살리사이드(salicide) 방식으로도형성할 수 있다.
이어서, 도 2b에 도시된 바와 같이, 상기 감광막(130)을 마스크로 이용하여 하부 도전층(110) 상부까지 유전층(120)을 식각하는 식각공정을 진행함으로써 유전층(120) 내에 콘택홀(150)을 형성한다.
그리고, 도 2c에 도시된 바와 같이, 상기 콘택홀(150)이 형성된 유전층(120) 상부 전체에 제 1 장벽금속층(163)으로 티타늄을 증착한 후 열공정을 실시하여 티타늄의 증착상태를 균일하게 만든다.
이어서, 후속공정으로 제 2 장벽금속층을 증착하기 위해 상기 제 1 장벽금속층(163)이 증착된 반도체기판을 다른 챔버로 이동한다.
이때, 상기 제 1 장벽금속층(163)인 티타늄막 상부가 대기에 노출되게 되는데, 노출된 티타늄막의 상부 티타늄과 대기의 산소의 결합반응을 일어나 티타늄막 상에 절연막(170)인 티타늄산화막이 형성된다.
그런데, 상기 절연막(170)이 제 1 장벽금속층(163)과 제 2 장벽금속층 사이에 존재할 경우, 콘택저항이 높아지는 문제점이 있기 때문에 절연막(170)을 제거하여야 한다.
그래서, 도 2d에 도시된 바와 같이, 상기 제 1 장벽금속층(163) 상부에 형성된 절연막(170)인 티타늄산화막을 플라즈마 처리하여 제거한 후, 동일 챔버에서 제 2 장벽금속층(166)으로 티타늄질화막을 증착한다.
상기 플라즈마 처리 시, 플라즈마는 N2, H2, N2/H2, N2/H2/He 및 N2/H2/Ar 가스중 적어도 어느 하나 이상의 가스를 사용하며, 상기 N2,H2,He 및 Ar 가스는 각각 0∼2slm 정도의 범위로 공급한다.
또한, 상기 플라즈마 처리는 100W∼5kW 정도의 파워와 300∼800℃의 온도범위에서 0.1∼100Torr 정도의 압력으로 10초∼10분간 진행한다.
이때, 상기 절연막(170)을 제거하기 위한 플라즈마 처리공정과 제 2 장벽금속층(166) 증착은 같은 챔버에서 진행되며, 상기 절연막(170)인 티타늄산화막은플라즈마에 의해 아래 <반응식 1> 과 같은 반응을 거쳐 제거된다.
TiO2+ 2H2+ 1/2N2－> TiN + 2H2O↑ <반응식 1>
여기서, 상기 제 2 장벽금속층(166)인 티타늄질화막은 Tetra(DiMethylAmine) Titanium과 Ti((CH3)2N)4를 원료가스로 사용하여 열 화학기상증착법으로 증착하였기 때문에, 상기 제 2 장벽금속층(166)은 C와 O등이 다량 함유되어 비저항이 높다.
그래서, 상기 열 화학기상증착법에 의해 제 2 장벽금속층(166)을 적층한 후, 동일 챔버 내에서 플라즈마 처리를 하여 제 2 장벽금속층(166) 내의 불순물을 제거함으로써 비저항을 낮추어야 하는데, 이때, 상기 플라즈마 처리는 열 화학기상증착법에 의해 증착된 제 2 장벽금속층(166)의 표면부 약 50Å 정도 깊이의 불순물만을 제거할 수 있다.
그러므로, 상기 제 2 장벽금속층(166)을 증착 시, 열 화학기상증착 공정을 진행하여 30∼70Å 정도의 두께로 증착하며, 바람직하게는 50Å 정도 두께로 증착한 후, 플라즈마 처리함으로써 제 2 장벽금속층(166) 내의 불순물을 제거하여 비저항을 낮춘 후, 다시, 상기 열 화학기상증착 공정을 진행하여 50Å 정도 두께로 제 2 장벽금속층(166)을 증착한 후, 플라즈마 처리함으로써 증착된 제 2 장벽금속층(166) 내의 불순물을 제거하는 방법으로 증착하고자 하는 두께만큼 열화학기상증착 공정과 플라즈마 처리단계를 반복하여 증착한다.
이때, 상기 플라즈마 처리 시, 플라즈마는 N2, H2, N2/H2, N2/H2/He 및 N2/H2/Ar 가스 중 적어도 어느 하나 이상의 가스를 사용하며, 상기 N2,H2,He 및 Ar 가스는 각각 0∼2slm 정도의 범위로 공급한다.
또한, 상기 플라즈마 처리는 100W∼5kW 정도의 파워와 300∼800℃의 온도범위에서 0.1∼100Torr 정도의 압력으로 10초∼10분간 진행한다.
계속하여, 도 2e에 도시된 바와 같이, 상기 제 2 장벽금속층(166) 상에 화학기상증착법으로 텅스텐을 증착하여 콘택을 매립한 후, 화학기계적연마(Chemical Mechanical Polishing: CMP) 공정 또는 알.아이.이(Reactive Ion Etch : RIE)공정을 진행하여 텅스텐플러그(180)를 형성한다.
따라서, 상기한 바와 같이, 본 발명에 따른 반도체소자의 배선 형성방법을 이용하게 되면, 장벽금속층으로 티타늄막과 티타늄질화막 형성에 있어서, 상기 티타늄막의 상부가 대기에 노출되면서, 상부 티타늄이 대기 중 산소와 결합되여 형성된 절연막인 티타늄산화막을 플라즈마 공정을 진행하여 제거한 후, 티타늄질화막을증착함으로써, 고가의 멀티-챔버를 사용하지 않고도 상기 티타늄과 티타늄질화막을 각각 다른 챔버에서 증착하여 더 낮은 콘택저항을 확보할 수 있으며, 그 결과 한 챔버가 다운 될 경우에도, 또 다른 챔버가 구동되어 챔버 장비의 부분적인 시스템 사용이 가능하여 챔버 장비의 쓰루풋 시간을 단축하도록 하는 매우 유용하고 효과적인 발명이다.
Claims (24)
- 소정의 하부구조를 가지고 있는 반도체기판 상에 도전층과 유전층을 순차적으로 증착한 후, 감광막을 도포하여 콘택홀 형성부위를 형성하는 단계와;상기 감광막을 마스크로 이용하여 콘택홀 식각공정을 진행하여 콘택홀을 형성하는 단계와;상기 콘택홀이 형성된 유전층 전체에 제 1 장벽금속층을 증착한 후, 열공정을 진행하는 단계와;상기 제 1 장벽금속층 상부에 형성된 절연막을 플라즈마 처리 공정을 진행하여 제거한 후, Tetra(DiMethylAmine) Titanium과 Ti((CH3)2N)4를 원료가스로 하는 열화학기상증착공정과 플라즈마 처리공정을 반복하여 원하는 두께의 제 2 장벽금속층을 증착하는 단계와;상기 제 2 장벽금속층 상에 텅스텐을 증착한 후, 화학기계적연마 공정을 진행하여 텅스텐플러그를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 배선 형성방법.
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- 제 1항에 있어서, 상기 열화학기상증착 공정과 플라즈마 처리 공정을 한번 진행할 때마다 30∼70Å 정도 두께의 제 2 장벽금속층을 형성하는 것을 특징으로 하는 반도체소자의 배선 형성방법.
- 제 1항 또는 제 9항에 있어서, 상기 플라즈마 처리 시, 플라즈마는 N2, H2, N2/H2, N2/H2/He 및 N2/H2/Ar 가스 중 적어도 어느 하나 이상의 가스를 사용하여 형성하는 것을 특징으로 하는 반도체소자의 배선 형성방법.
- 제 10항에 있어서, 상기 N2,H2,He 및 Ar 가스는 각각 0∼2slm 정도의 범위로공급되는 것을 특징으로 하는 반도체소자의 배선 형성방법.
- 제 1항 또는 제 9항에 있어서, 상기 플라즈마 처리 조건은 100W∼5kW 정도의 파워와 300∼800℃의 온도범위에서 0.1∼100Torr 정도의 압력으로 10초∼10분간 진행하는 것을 특징으로 하는 반도체소자의 배선 형성방법.
- 소정의 하부구조를 가지고 있는 반도체기판 상에 도전층과 유전층을 순차적으로 증착한 후, 감광막을 도포하여 콘택홀 형성부위를 형성하는 단계와;상기 감광막을 마스크로 이용하여 콘택홀 식각공정을 진행하여 콘택홀을 형성하는 단계와;상기 콘택홀이 형성된 유전층 전체에 제 1 장벽금속층을 증착하는 단계와;상기 제 1 장벽금속층 상부에 형성된 절연막을 플라즈마 처리 공정을 진행하여 제거한 후, Tetra(DiMethylAmine) Titanium과 Ti((CH3)2N)4를 원료가스로 하는 열화학기상증착공정과 플라즈마처리 공정을 반복하여 원하는 두께의 제 2 장벽금속층을 증착하는 단계와;상기 제 2 장벽금속층이 증착된 결과물에 열공정을 실시하는 단계와;상기 열공정을 실시한 제 2 장벽금속층 상에 텅스텐을 증착한 후, 화학기계적연마 공정을 진행하여 텅스텐플러그를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 배선 형성방법.
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- 제 13항에 있어서, 상기 열화학기상증착 공정과 플라즈마 처리 공정을 한번 진행할 때마다 30∼70Å 정도 두께의 제 2 장벽금속층을 형성하는 것을 특징으로 하는 반도체소자의 배선 형성방법.
- 제 13항 또는 제 21항에 있어서, 상기 플라즈마 처리 시, 플라즈마는 N2, H2, N2/H2, N2/H2/He 및 N2/H2/Ar 가스 중 적어도 어느 하나 이상의 가스를 사용하여 형성하는 것을 특징으로 하는 반도체소자의 배선 형성방법.
- 제 22항에 있어서, 상기 N2,H2,He 및 Ar 가스는 각각 0∼2slm 정도의 범위로 공급되는 것을 특징으로 하는 반도체소자의 배선 형성방법.
- 제 13항 또는 제 21항에 있어서, 상기 플라즈마 처리 조건은 100W∼5kW 정도의 파워와 300∼800℃의 온도범위에서 0.1∼100Torr 정도의 압력으로 10초∼10분간 진행하는 것을 특징으로 하는 반도체소자의 배선 형성방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190024532A (ko) * | 2017-08-31 | 2019-03-08 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 코발트 기반 상호접속용 비아 및 그 제조 방법 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050056348A (ko) * | 2003-12-10 | 2005-06-16 | 매그나칩 반도체 유한회사 | 반도체소자의 금속배선 형성방법 |
| KR100613383B1 (ko) * | 2004-12-22 | 2006-08-21 | 동부일렉트로닉스 주식회사 | 반도체 소자의 금속 배선 형성 방법 |
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| US7927990B2 (en) * | 2007-06-29 | 2011-04-19 | Sandisk Corporation | Forming complimentary metal features using conformal insulator layer |
| CN102148192B (zh) * | 2010-12-30 | 2013-03-20 | 上海交通大学 | 在硅通孔表面生长阻挡层与种子层的方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0697111A (ja) * | 1992-09-11 | 1994-04-08 | Sony Corp | バリアメタルの形成方法 |
| JPH06120479A (ja) * | 1992-10-05 | 1994-04-28 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| JPH08288390A (ja) * | 1995-04-13 | 1996-11-01 | Nec Corp | 半導体装置およびその製造方法 |
| KR970018100A (ko) * | 1995-09-15 | 1997-04-30 | 양승택 | 접촉 홀 매립방법 |
| KR970052412A (ko) * | 1995-12-28 | 1997-07-29 | 김광호 | 반도체 장치의 금속 배선 제조 방법 |
| KR19980025510A (ko) * | 1996-10-02 | 1998-07-15 | 김영환 | 반도체소자의 금속배선 제조방법 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6238533B1 (en) | 1995-08-07 | 2001-05-29 | Applied Materials, Inc. | Integrated PVD system for aluminum hole filling using ionized metal adhesion layer |
| US6013574A (en) * | 1996-01-30 | 2000-01-11 | Advanced Micro Devices, Inc. | Method of forming low resistance contact structures in vias arranged between two levels of interconnect lines |
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| US6139905A (en) | 1997-04-11 | 2000-10-31 | Applied Materials, Inc. | Integrated CVD/PVD Al planarization using ultra-thin nucleation layers |
| JP3028080B2 (ja) * | 1997-06-18 | 2000-04-04 | 日本電気株式会社 | 半導体装置の構造およびその製造方法 |
| KR100269878B1 (ko) * | 1997-08-22 | 2000-12-01 | 윤종용 | 반도체소자의금속배선형성방법 |
| US6391769B1 (en) * | 1998-08-19 | 2002-05-21 | Samsung Electronics Co., Ltd. | Method for forming metal interconnection in semiconductor device and interconnection structure fabricated thereby |
| KR100309642B1 (ko) * | 1999-01-29 | 2001-09-26 | 김영환 | 반도체장치의 콘택 형성방법 |
-
2001
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-
2002
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0697111A (ja) * | 1992-09-11 | 1994-04-08 | Sony Corp | バリアメタルの形成方法 |
| JPH06120479A (ja) * | 1992-10-05 | 1994-04-28 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| JPH08288390A (ja) * | 1995-04-13 | 1996-11-01 | Nec Corp | 半導体装置およびその製造方法 |
| KR970018100A (ko) * | 1995-09-15 | 1997-04-30 | 양승택 | 접촉 홀 매립방법 |
| KR970052412A (ko) * | 1995-12-28 | 1997-07-29 | 김광호 | 반도체 장치의 금속 배선 제조 방법 |
| KR19980025510A (ko) * | 1996-10-02 | 1998-07-15 | 김영환 | 반도체소자의 금속배선 제조방법 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190024532A (ko) * | 2017-08-31 | 2019-03-08 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 코발트 기반 상호접속용 비아 및 그 제조 방법 |
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