KR20030001036A - 반도체 장치의 콘택/비아 제조방법 - Google Patents
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Abstract
본 발명은 반도체 장치의 콘택/비아 제조방법에 관한 것으로, 특히 반도체 기판 상부에 층간 절연막을 형성하고 층간 절연막에 콘택/비아홀을 형성하고, 콘택/비아홀이 형성된 층간 절연막 상부에 Ti막과 TiN막이 적층된 장벽 금속막을 형성하고, 장벽 금속막이 형성된 구조물에 N2 플라즈마 표면처리와 N2 어닐링을 순차적으로 실시하고, 장벽 금속막이 형성된 콘택/비아홀에 텅스텐을 매립하고 CMP로 평탄화하여 콘택/비아를 형성한다. 그러므로, 본 발명은 N2 플라즈마에 의해 TiN막이 표면처리되어 고에너지 상태가 되고, N2 어닐링 공정에 의해 균일한 막질을 갖는 TiN막이 추가 형성되기 때문에 콘택/비아홀에 텅스텐의 증착시 사용되는 WF6 가스의 플루오린 침투를 방지할 수 있다.
Description
본 발명은 반도체 제조방법에 관한 것으로서, 특히 Ti과 실리콘/금속 배선이 접촉되는 콘택(contact)/비아(via)를 형성할 때 사용하는 장벽 금속막(barrierlayer)의 안정화를 달성하는 반도체 장치의 콘택/비아 제조방법에 관한 것이다.
현재 반도체 소자가 고집적화, 소형화됨에 따라 디자인 룰이 감소되고 콘택홀 또는 비아의 에스팩트 비율(aspect ratio)은 증가하는 추세에 따라 시정수(RC) 지연이 반도체 소자의 동작 속도를 결정하는 중요한 요인이 되고 있으며 다층 배선 구조를 채택하고 있다. 이에 따라 고집적화에 따른 미세한 콘택/비아의 형성은 반도체 소자의 제조 공정에 있어서 중요한 요소이다.
도 1 내지 도 4는 종래 기술에 의한 반도체 장치의 콘택/비아 제조방법을 순차적으로 나타낸 공정 순서도로서, 여기에서는 다층 구조의 배선을 수직으로 연결하는 비아의 제조 공정에 대해 설명한다.
먼저 도 1에 도시된 바와 같이, 반도체 기판(10)에 소자 공정을 실시하고 금속 배선(12)을 형성한다. 그리고 금속 배선(12)이 형성된 반도체 기판(10)의 구조물에 층간 절연막(14)을 형성하고 배선들사이의 전기적 연결 통로인 비아홀(16)을 형성한다.
이어서 도 2에 도시된 바와 같이, 비아홀(16)이 형성된 층간 절연막(14) 상부에 장벽 금속막(18)으로서 Ti막(18a) 및 TiN막(18b)을 적층해서 형성한다. 이때, 장벽 금속막(18)은 물리적기상증착(Physical Vapor Deposition : 이하 PVD라 함) 공정 또는 화학적기상증착(Chemical Vapor Deposition : 이하 CVD라 함) 공정으로 진행될 수 있으나 대개 PVD인 스퍼터링(sputtering) 방식으로 형성된다.
그 다음 도 3에 도시된 바와 같이, 장벽 금속막(18)이 형성된 비아홀(16)에 도전체 물질로서 텅스텐(W)(20)을 CVD로 증착하여 비아홀(16)을 매립한다.
그리고나서 도 4에 도시된 바와 같이, 화학적기계적연마(Chemical Mechanical Polishing: 이하 CMP라 함) 공정으로 텅스텐(20) 및 장벽 금속막(18)을 연마해서 텅스텐 플러그(W plug:)(20')을 형성한다. 이때 CMP 공정은 층간 절연막(14) 표면이 드러날 때까지 진행한다. 여기서, 텅스텐 플러그(20')는 비아를 구성하는 것으로 비아홀에 매립되는 텅스텐을 일컫는 것이다.
종래 기술에 의한 제조 공정에 있어서, 텅스텐(20)의 증착은 일반적으로 화학기상증착법(Chemical Vapor Deposition : 이하 CVD라 함)으로 진행한다. 텅스텐을 CVD로 증착할 때 가스는 수소(H), 사일렌(SiH4), 텅스텐 헥사플로라이드(WF6)을 사용하고 대개 2단계로 증착 공정을 진행한다. 첫 번째는 WF6와 사일렌 가스를 이용하여 핵생성을 하는 단계이며 이후로 이루어지는 실질적인 텅스텐 증착의 전 단계이다. 두 번째는 수소와 WF6를 이용하여 텅스텐을 증착하는 단계이다.
그런데, 이와 같은 종래 기술에 의해 콘택홀 또는 비아홀에 텅스텐을 CVD로 증착할 경우 WF6 가스에 함유되어 있는 플루오린(F)이 실리콘 기판 또는 불균일하게 증착된 장벽 금속막의 Ti과 반응성이 매우 좋아 쉽게 반응 생성물(TiF3, TiF4, SiFx 및 WSix 등)이 형성된다. 이에 따라, 종래 기술은 텅스텐 증착 공정시 장벽 금속막(18)으로서 Ti막(18a) 상부에 TiN막(18b)을 적층함으로써 추가된 TiN막에 의해 플루오린(F)의 침투를 막아줌과 동시에 텅스텐(W)과의 접촉성을 증가시킨다.
하지만, 장벽 금속막(18)의 TiN(18b)은 주상 구조(columnar structure)를 갖기 때문에 밀도가 치밀(dense)하지 못하게 된다. 이에 콘택홀/비아홀에서 불균일하게 증착될 경우 결정립을 통해서 WF6의 플루오린(F)이 용이하게 침투하게 된다.도 4와 같이, 텅스텐 플러그(20')와 금속 배선(12) 사이에서 TiFx 등과 같은 반응 생성물(24)을 형성하게 되고, 이러한 반응 생성물(24)은 콘택/비아의 접촉 저항을 증가시키거나 후속 열공정시 팽창해서 콘택/비아 오픈 또는 접촉 불량의 문제점을 야기시키게 된다.
현재, WF6 가스와 TiN막의 금속 반응으로 생성된 반응물을 제거하고자 여러 가지 기술이 연구 및 개발되고 있다. 예를 들면, 적정한 TiN막의 두께를 두께를 찾아서 적용하는 한편, PVD장비의 타겟과 스테이지간의 거리를 넓혀서 균일한 TiN막을 확보하거나, 콜리메이터(collimator)를 사용하여 원하지 않는 방향으로 증착되는 것을 방지하거나, 장비에 바이어스를 인가하여 증착되는 원자의 방향성을 증가시켜 TiN막의 증착 균일성을 향상시킨다.
하지만, 상술한 종래 기술에서는 장벽 역할을 하는 TiN막의 증착 균일성을 향상시키는데 한계가 있고 이로 인해 텅스텐 증착시 플루오린(F)의 침투를 완벽하게 차단할 수 없어 콘택/비아의 전기적 특성 및 신뢰성을 저하시키는 문제점이 있었다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 콘택홀/비아홀에 텅스텐을 매립하기 전에 N2 플라즈마 처리(plasma treatment)와 N2 어닐링(annealing) 공정을 실시함으로써 장벽 금속막의 TiN막을 표면처리하여 고에너지 상태로 만들고 그 표면을 균일한 TiN막으로 만들어서 이후 텅스텐 증착시 사용되는 WF6 가스의 플루오린 침투를 방지할 수 있는 반도체 장치의 콘택/비아 제조방법을제공하는데 있다.
이러한 목적을 달성하기 위하여 본 발명은 도전 패턴 또는 도전 영역을 포함한 반도체 기판 상부에 층간 절연막을 형성하고 층간 절연막에 콘택/비아홀을 형성하는 단계와, 콘택/비아홀이 형성된 층간 절연막 상부에 Ti막과 TiN막이 적층된 장벽 금속막을 형성하는 단계와, 장벽 금속막이 형성된 구조물에 N2 플라즈마 표면처리와 N2 어닐링을 순차적으로 실시하는 단계와, 장벽 금속막이 형성된 콘택/비아홀에 도전체를 매립하고 CMP로 평탄화하여 콘택/비아를 형성하는 단계를 포함한다.
도 1 내지 도 4는 종래 기술에 의한 반도체 장치의 콘택/비아 제조방법을 순차적으로 나타낸 공정 순서도,
도 5 내지 도 9는 본 발명에 따른 반도체 장치의 콘택/비아 제조방법을 순차적으로 나타낸 공정 순서도.
＜도면의 주요부분에 대한 부호의 설명＞
100 : 반도체 기판 102 : 도전체 패턴
104 : 층간 절연막 106 : 비아홀
108 : 장벽 금속막 108a : Ti막
108b : TiN막 110 : N2 플라즈마 및 어닐처리된 TiN막 표면
112 : 갭필막 112' : 비아
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 5 내지 도 9는 본 발명에 따른 반도체 장치의 콘택/비아 제조방법을 순차적으로 나타낸 공정 순서도이다. 본 발명의 실시예는 다층 구조의 배선을 수직으로 연결하는 비아의 제조 공정을 예로 든다.
도 5에 도시된 바와 같이, 반도체 기판(100)에 소자 공정을 실시하고 금속 배선(102)을 형성한다. 그리고 금속 배선(102)이 형성된 반도체 기판(100)의 구조물에 층간 절연막(104)을 형성하고 층간 절연막(104)을 식각해서 배선들사이의 전기적 연결 통로인 비아홀(106)을 형성한다.
이어서 도 6에 도시된 바와 같이, 비아홀(106)을 갖는 층간 절연막(104)에 장벽 금속막(108)으로서 Ti막(108a) 및 TiN막(108b)을 적층해서 형성한다. 이때, 장벽 금속막(108)의 Ti막(108a) 및 TiN막(108b)은 PVD 또는 CVD에 의해 증착된다.본 실시예에서는 Ti막(108a)의 두께를 200Å∼500Å, TiN막(108b)의 두께를 100Å∼500Å으로 한다.
그 다음 도 7에 도시된 바와 같이, 장벽 금속막(108)이 형성된 비아홀(106)에 N2 플라즈마 표면처리와 N2 어닐링을 순차적으로 실시한다. 여기서, N2 플라즈마 표면처리는 N2 가스량을 50∼150sccm으로 하고 플라즈마의 전원을 DC 또는 RF를 사용하거나 바이어스를 인가한다. 그리고 N2 어닐링은 100% N2 램프업(ramp-up) 가스 상태에서 진행하고 N2 분위기에서 500℃∼800℃, 30∼90분동안 실시한다.
이에 따라, 본 발명에서 주상 구조를 갖는 TiN막(108b) 표면은 N2 플라즈마에 의해 표면처리되어 고에너지 상태가 되고, N2 어닐링 공정에 의해 균일한 막질을 갖는 TiN막(110)이 추가 형성된다.
그 다음 도 8에 도시된 바와 같이, N2 플라즈마 및 N2 어닐링 공정을 실시된 비아홀(106)에 도전체 물질로서 텅스텐(W)(112)을 CVD로 증착하여 비아홀(106)을 텅스텐(112)으로 매립한다. 이때 증착되는 텅스텐(112)의 두께는 3000Å∼7000Å으로 한다.
그리고나서 도 9에 도시된 바와 같이, CMP 공정으로 텅스텐(112) 및 장벽 금속막(108)을 층간 절연막(104) 표면이 드러날 때까지 연마해서 텅스텐 플러그(112')을 형성하여 본 발명에 따른 비아 제조 공정을 완료한다.
이상 설명한 바와 같이, 본 발명은 Ti/TiN의 장벽 금속막 상부에 N2 플라즈마 처리와 N2 분위기에서 열처리를 함으로써 TiN막 표면은 N2 플라즈마에 의해 표면처리되어 고에너지 상태가 되고, N2 어닐링 공정에 의해 균일한 막질을 갖는 TiN막이 추가 형성된다.
그러므로, 본 발명은 텅스텐의 CVD 공정시 WF6 가스 사용으로 장벽 금속막에 플루오린(F)이 침투하더라도 N2 플라즈마와 N2 어닐링 공정에 의해 N2 표면처리와 균질한 막질을 갖는 TiN막에 의해 TiFx 등의 반응 생성물이 생성되지 않는다.
따라서, 본 발명은 장벽 금속막과 콘택/비아 사이의 반응 생성물로 인해 발생하는 접촉 불량을 미연에 방지하여 콘택/비아의 접촉 저항을 낮추고 반도체 장치의 수율 및 신뢰성을 높일 수 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
Claims (3)
- 도전 패턴 또는 도전 영역을 포함한 반도체 기판 상부에 층간 절연막을 형성하고 상기 층간 절연막에 콘택/비아홀을 형성하는 단계;상기 콘택/비아홀이 형성된 층간 절연막 상부에 Ti막과 TiN막이 적층된 장벽 금속막을 형성하는 단계;상기 장벽 금속막이 형성된 구조물에 N2 플라즈마 표면처리와 N2 어닐링을 순차적으로 실시하는 단계; 및상기 장벽 금속막이 형성된 콘택/비아홀에 도전체를 매립하고 CMP로 평탄화하여 콘택/비아를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 콘택/비아 제조방법.
- 제 1항에 있어서, 상기 N2 플라즈마 표면처리는 N2 가스량을 50∼150sccm으로 하고 플라즈마의 전원을 DC 또는 RF를 사용하거나 바이어스를 인가하는 것을 특징으로 하는 반도체 장치의 콘택/비아 제조방법.
- 제 1항에 있어서, 상기 N2 어닐링은 100% N2 램프업 가스 상태에서 진행하고 N2 분위기에서 500℃∼800℃, 30∼90분동안 실시하는 것을 특징으로 하는 반도체 장치의 콘택/비아 제조방법.
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| KR100459332B1 (ko) * | 1997-12-30 | 2005-04-06 | 주식회사 하이닉스반도체 | 반도체소자의금속배선형성방법 |
| KR100480582B1 (ko) * | 1998-03-10 | 2005-05-16 | 삼성전자주식회사 | 반도체장치의배리어막형성방법및이를이용한금속배선형성방법 |
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Cited By (1)
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|---|---|---|---|---|
| KR20040080573A (ko) * | 2003-03-12 | 2004-09-20 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
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