KR100543653B1 - 반도체 소자의 금속 배선 형성 방법 - Google Patents

반도체 소자의 금속 배선 형성 방법 Download PDF

Info

Publication number
KR100543653B1
KR100543653B1 KR1019980059356A KR19980059356A KR100543653B1 KR 100543653 B1 KR100543653 B1 KR 100543653B1 KR 1019980059356 A KR1019980059356 A KR 1019980059356A KR 19980059356 A KR19980059356 A KR 19980059356A KR 100543653 B1 KR100543653 B1 KR 100543653B1
Authority
KR
South Korea
Prior art keywords
layer
tungsten
tin
metal wiring
amorphous silicon
Prior art date
Application number
KR1019980059356A
Other languages
English (en)
Other versions
KR20000043053A (ko
Inventor
윤경렬
홍상기
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1019980059356A priority Critical patent/KR100543653B1/ko
Publication of KR20000043053A publication Critical patent/KR20000043053A/ko
Application granted granted Critical
Publication of KR100543653B1 publication Critical patent/KR100543653B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material

Abstract

본 발명은 반도체 소자의 화학적 기상 증착(CVD) 텅스텐 금속 배선 형성 방법에 관한 것으로, CVD 텅스텐 금속 배선 공정시 접착층인 TiN 의 결정립 사이에 존재하는 주상형 기공을 통하여 확산된 반응 가스 WF6 가 TiN 하부의 Ti 와의 반응으로 인해 TiFx 와 같은 휘발성 물질을 형성하고, 이러한 휘발성 물질이 텅스텐의 증착도중 텅스텐층 밖으로 배출되면서 텅스텐의 볼케노 디펙트를 발생시키므로, 이러한 현상을 억제하기 위하여 텅스텐 증착 공정에 앞서 스텝-커버리지 특성이 우수한 저압 화학적 기상 증착(LPCVD) 비정질 실리콘층을 Ti/TiN 이중층 상에 형성하여 반응 가스인 WF6 가 TiN 층을 통해 Ti 층으로 확산되는 것을 억제시킴과 동시에 이 비정질 실리콘층을 통한 WF6 의 Si 환원 반응을 이용하여 텅스텐의 핵생성층을 형성시켜 공정 안정화를 이룬다.

Description

반도체 소자의 금속 배선 형성 방법
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 화학적 기상 증착(CVD) 공정으로 텅스텐 금속 배선 형성시 텅스텐의 볼케노 디펙트(volcano defect) 및 리프팅(lifting) 발생을 방지하여 공정 안정화를 이룰 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
기존의 텅스텐 금속 배선 구조는 Si-sub/Ti/TiN/W 의 적층 구조로 이루어져 있다. 기존의 적층 구조에서 Ti/TiN 이층 구조는 텅스텐(W)의 실리콘 기판(Si-sub)에 대한 접착력 향상 및 확산 방지를 위한 목적으로 사용되며, 텅스텐 증착 공정 이전에 물리적 기상 증착(PVD)법을 통해 형성시킨다. 이러한 Ti/TiN 의 이층 구조 위로의 텅스텐 증착 공정은 스텝-커버리지(step-coverage) 특성이 우수한 화학적 기상 증착 공정을 사용하며, 일반적으로 진행하는 텅스텐의 화학적 기상 증착 공정은 초기의 텅스텐 핵생성층 형성 단계와 이렇게 형성된 핵생성층(nucleation layer) 위로의 벌크(bulk) 텅스텐 증착 단계의 2단계로 구성되어 있다.
이러한 기존의 텅스텐의 화학적 기상 증착 공정시 텅스텐의 증착 반응을 위한 반응 가스인 WF6 는, 도 1에 도시된 바와 같이, 텅스텐의 접착층인 TiN 층의 TiN 결정립(11) 사이에 존재하는 10 내지 16Å 크기의 주상형 기공(intercolumnar void; 12)을 통해 TiN 층 하부의 Ti 층(13)까지 확산되고, 확산되어 전달된 WF6 반응 가스가 TiN 하부층인 Ti 층(13)과 반응하므로 TiF4, F2 와 같은 휘발성의 반응 생성물을 발생시킨다.
이렇게 생성된 휘발성의 반응 생성물은 텅스텐의 증착 공정중에, 도 2에 도시된 바와 같이, 텅스텐층(21)을 통해 외부로 배출되면서 텅스텐층(21)에 화산과 같은 형태의 텅스텐 볼케노 디펙트(22)를 발생시키며, 심할 경우에는 텅스텐의 리프팅 현상을 일으키게 되어, 텅스텐을 이용한 금속 배선 형성 공정시 공정 신뢰성에 큰 문제를 야기시키고 있다.
따라서, 본 발명은 화학적 기상 증착 텅스텐 금속 배선 공정시 텅스텐의 볼케노 디펙트 및 리프팅 발생을 방지하여 공정 안정화를 이룰 수 있는 반도체 소자의 금속 배선 형성 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 반도체 소자의 금속 배선 형성 방법은 콘택홀을 갖는 층간 절연막이 형성된 반도체 기판이 제공되는 단계; 상기 콘택홀을 포함한 층간 절연막 상에 Ti 층과 TiN 층의 이중층을 형성하는 단계; 상기 TiN 층 상에 비정질 실리콘층을 형성하는 단계; 상기 비정질 실리콘층을 WF6 반응 가스와 Si 환원 반응시켜 텅스텐 핵생성층을 형성하는 단계; 및 상기 텅스텐 핵생성층에 텅스텐을 증착하여 텅스텐 금속 배선을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 3a 내지 3d는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도이다.
도 3a를 참조하면, 콘택홀(33)을 갖는 층간 절연막(32)이 형성된 반도체 기판(31)이 제공된다. 콘택홀(33)을 포함한 층간 절연막(32) 상에 확산 방지막(barrier metal)과 접착층(adhesion layer)인 Ti 층(34)과 TiN 층(35)의 이중층을 형성하고, 이후 열처리 공정으로 퍼니스 어닐링(furnace annealing) 공정이나 급속 열처리(RTP) 공정을 실시한다.
상기에서, Ti 층(34)은 물리적 기상 증착법인 스퍼터링(sputtering) 공정으로 50 내지 1000Å의 두께로 형성하고, TiN 층(35)은 물리적 기상 증착법인 스퍼터링 공정으로 100 내지 1000Å의 두께로 형성한다. TiN 층(35)은 도 3a에는 나타나지 않았지만, 도 1에 도시된 바와 같이, TiN 결정립 사이에 주상형 기공이 존재한다.
도 3b를 참조하면, TiN 층(35) 상에 비정질 실리콘층(36)을 형성한다. 비정질 실리콘층(36)은 490 내지 530℃의 증착 온도와 0.1 내지 0.5Torr의 증착 압력에서 50 내지 200sccm 유량의 SiH4 또는 Si2H6 반응 가스를 사용한 저압 화학적 기상 증착(LPCVD) 공정으로 10 내지 500Å의 두께로 형성한다.
상기에서, 비정질 실리콘층(36)은 결정 구조 자체 특성상 결정립계(grain boundary)가 없으며, TiN 층(35)의 결정립 사이에 존재하는 주상형 기공을 채워주어 후속 공정인 텅스텐의 화학적 기상 증착 공정시 반응 가스인 WF6 의 확산 방지막 역할을 할뿐만 아니라 화학적 기상 증착 공정 단계에서 벌크 텅스텐의 증착 이전에 필수적으로 형성시켜야 하는 텅스텐의 핵생성층 형성을 위한 Si 환원 증착 반응의 환원 매체로써도 작용한다.
도 3c를 참조하면, 일반적인 텅스텐의 화학적 기상 증착법은 3가지 환원법에 의해 진행하는데, 비정질 실리콘층(36)을 자체적으로 WF6 반응 가스와 Si 환원 반응시키기 위해 2WF6(g) + 3Si(s, amorphous) --> 2W(s) + 3SiF4(g)의 Si 환원법을 적용하여 비정질 실리콘층(36)을 텅스텐 핵생성층(36A)으로 변환시킨다.
상기에서, 텅스텐의 화학적 기상 증착법은 Si 환원법, SiH4 환원법 및 H2 환원법의 3가지 환원법이 있다. SiH4 환원법과 H2 환원법은 실제 CVD 텅스텐 증착 공정에서 초기의 핵생성층 형성 단계와 이후 벌크 텅스텐 증착 단계에서 실제적으로 응용되고 있는 공정법이다. 그러나, 열역학적 측면에서는 Si 환원법에 의한 텅스텐의 증착 반응의 ΔG (Gibbs Free Energy) 값이 가장 작아 SiH4 환원법이나 H2 환원법에 비하여 가장 우선하는 반응이다. 따라서, 본 발명에서는 기존의 CVD 텅스텐 증착 공정에서 텅스텐의 핵생성층을 형성하기 위해 SiH4 환원 가스 (reductant gas) 의 유입 없이 비정질 실리콘층을 자체적으로 WF6 반응 가스와 Si 환원 반응시키므로써 텅스텐 핵생성층을 형성시킬 수 있다. 이때, 반응 부산물인 SiF4 는 Si 환원 반응의 공정 온도하에서는 기체상으로 존재하므로 공정 진행 도중 제거가 가능하여 Ti/TiN 이중층 위로는 잔류하는 비정질 실리콘층(36) 없이 Si 환원법에 의해 텅스텐 핵생성층(36A)만이 남게된다. 텅스텐 핵생성층(36A)은 비정질 실리콘층(36)의 두께에 의해 결정된다.
도 3d를 참조하면, 텅스텐 핵생성층(36A)에 텅스텐을 증착한 후, 패터닝하여 텅스텐 금속 배선(360)을 형성한다.
상기에서, 텅스텐 금속 배선(360)은 10 내지 100sccm 유량의 WF6, 5 내지 100sccm 유량의 SiH4, 100 sowl 2500sccm 유량의 H2 반응 가스를 사용한 저압 화학적 기상 증착(LPCVD) 공정으로 2000 내지 6000Å의 두께로 증착한 후, 패터닝하여 형성한다.
상술한 바와 같이, 본 발명은 확산 방지막과 접착층인 Ti 층과 TiN 층의 이중층을 형성하고, TiN 층 상에 비정질 실리콘층을 형성하여 TiN 층의 결정립 사이에 존재하는 주상형 기공을 채워주어 후속 공정인 텅스텐의 화학적 기상 증착 공정시 반응 가스인 WF6 의 확산을 방지하고, Si 환원법으로 비정질 실리콘층을 텅스텐 핵생성층으로 변환시킨 후, 텅스텐의 화학적 기상 증착 공정을 실시하여 텅스텐 금속 배선을 형성하므로써, 텅스텐의 화학적 기상 증착 공정시 텅스텐의 증착 반응을 위한 반응 가스인 WF6 가 TiN 층에 존재하는 TiN 결정립 사이에 존재하는 10 내지 16Å 크기의 주상형 기공을 통해 확산되어 하부층인 Ti 층과 반응하므로 발생되는 텅스텐의 볼케노 디펙트 및 리프팅 현상을 억제시킬 수 있어 CVD 텅스텐 금속 배선 공정의 안정성을 높일 수 있을 뿐만 아니라, 기존의 CVD 텅스텐 금속 배선 공정에서의 텅스텐 핵생성층 형성 공정을 비정질 실리콘층에 의한 Si 환원 공정으로 진행하므로 CVD 텅스텐 증착 공정의 공정 단순화가 가능하다.
도 1은 기존의 텅스텐 접착층인 TiN 층내에 존재하는 주상형 기공의 개략도.
도 2는 기존의 접착층인 TiN 층의 주상형 기공에 의해 발생하는 텅스텐층의 볼케노 디펙트의 사진도.
도 3a 내지 3d는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11: TiN 결정립 12: 주상형 기공
13: Ti 층 21: 텅스텐층
22: 볼케노 디펙트 31: 반도체 기판
32: 층간 절연막 33: 콘택홀
34: Ti 층 35: TiN 층
36: 비정질 실리콘층 36A: 텅스텐 핵생성층
360: 텅스텐 금속 배선

Claims (4)

  1. 콘택홀을 갖는 층간 절연막이 형성된 반도체 기판이 제공되는 단계;
    상기 콘택홀을 포함한 층간 절연막 상에 Ti층과 TiN층의 이중층을 형성하는 단계;
    상기 TiN층 상에 비정질 실리콘층을 형성하는 단계;
    상기 비정질 실리콘층 상에 WF6 반응 가스를 흘려 Si 환원법에 의하여 상기 비정질 실리콘층 전체를 텅스텐 핵생성층으로 형성하는 단계; 및
    상기 텅스텐 핵생성층에 텅스텐을 증착하여 텅스텐 금속 배선을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  2. 제1항에 있어서,
    상기 Ti층은 물리적 기상 증착법에 의해 50 내지 1000Å의 두께로 형성하고, 상기 TiN층은 100 내지 1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  3. 제1항에 있어서,
    상기 비정질 실리콘층은 490 내지 530℃의 증착 온도와 0.1 내지 0.5Torr의 증착 압력에서 50 내지 200sccm 유략의 SiH4 이나 Si2H6 반응 가스를 사용한 저압 화학적 기상 증착 공정으로 10 내지 500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  4. 제1항에 있어서,
    상기 텅스텐 금속 배선은 10 내지 100sccm 유량의 WF6, 5 내지 100sccm 유량의 SiH4, 100 내지 2500sccm 유량의 H2 반응 가스를 사용한 저압 화학적 기상 증착 공정으로 2000 내지 6000Å의 두께로 증착한 후, 패터닝하여 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
KR1019980059356A 1998-12-28 1998-12-28 반도체 소자의 금속 배선 형성 방법 KR100543653B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980059356A KR100543653B1 (ko) 1998-12-28 1998-12-28 반도체 소자의 금속 배선 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980059356A KR100543653B1 (ko) 1998-12-28 1998-12-28 반도체 소자의 금속 배선 형성 방법

Publications (2)

Publication Number Publication Date
KR20000043053A KR20000043053A (ko) 2000-07-15
KR100543653B1 true KR100543653B1 (ko) 2006-03-28

Family

ID=19566307

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980059356A KR100543653B1 (ko) 1998-12-28 1998-12-28 반도체 소자의 금속 배선 형성 방법

Country Status (1)

Country Link
KR (1) KR100543653B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100424389B1 (ko) * 2001-06-28 2004-03-25 동부전자 주식회사 반도체 장치의 콘택/비아 제조방법
KR100445552B1 (ko) * 2001-06-28 2004-08-21 동부전자 주식회사 반도체소자용 콘택 플러그 및 그 형성방법
WO2020036819A1 (en) * 2018-08-11 2020-02-20 Applied Materials, Inc. Graphene diffusion barrier

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60240123A (ja) * 1984-05-15 1985-11-29 Fujitsu Ltd 半導体装置の製造方法
JPH07297150A (ja) * 1994-04-22 1995-11-10 Nec Corp 半導体装置の製造方法
KR980011882A (ko) * 1996-07-23 1998-04-30 김광호 금속 배선 형성방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60240123A (ja) * 1984-05-15 1985-11-29 Fujitsu Ltd 半導体装置の製造方法
JPH07297150A (ja) * 1994-04-22 1995-11-10 Nec Corp 半導体装置の製造方法
KR980011882A (ko) * 1996-07-23 1998-04-30 김광호 금속 배선 형성방법

Also Published As

Publication number Publication date
KR20000043053A (ko) 2000-07-15

Similar Documents

Publication Publication Date Title
US7838441B2 (en) Deposition and densification process for titanium nitride barrier layers
US5527739A (en) Process for fabricating a semiconductor device having an improved metal interconnect structure
KR100546943B1 (ko) 반도체장치형성방법
US6133147A (en) Process for selective metal deposition in holes of semiconductor device
US20060246714A1 (en) Method of forming a conductive contact
US5723362A (en) Method of forming interconnection
JPH10189492A (ja) 半導体装置及びその製造方法
JP4168397B2 (ja) 高アスペクト比の半導体デバイス用のボロンドープ窒化チタン層
US6849298B2 (en) Method for forming diffusion barrier film of semiconductor device
US20020132469A1 (en) Method for forming metal wiring layer
JPH0922907A (ja) 埋め込み導電層の形成方法
KR100543653B1 (ko) 반도체 소자의 금속 배선 형성 방법
US6143362A (en) Chemical vapor deposition of titanium
KR100578221B1 (ko) 확산방지막을 구비하는 반도체소자의 제조 방법
JPH1032248A (ja) タングステン膜形成法
US7482264B2 (en) Method of forming metal line of semiconductor device, and semiconductor device
US6048794A (en) Selective W CVD plug process with a RTA self-aligned W-silicide barrier layer
JP3246046B2 (ja) 高融点金属膜の堆積方法
KR100753416B1 (ko) 반도체 소자의 제조방법
KR100499401B1 (ko) 반도체 소자의 금속배선 형성방법
KR100431325B1 (ko) 적층된 에스아이엔을 이용한 구리확산방지막 형성방법
JPH0888224A (ja) 半導体装置およびその製造方法
JPH10209280A (ja) 半導体装置の製造方法
JPH10189491A (ja) 欠陥密度の低いTi−Si−N及びTi−B−Nベースの絶縁保護性障壁膜の製法
KR0167610B1 (ko) 반도체 소자의 티타늄텅스텐막 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101224

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee