JPS60240123A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
＋ａ） 産業上の利用分野
本発明は半導体装置の電極取り出し窓における、配線層
と半導体基板との接続構造に関す。
と半導体基板との接続構造に関す。
集積回路の高集積化に伴い、多層構造のドープした多結
晶珪素層が配線に多く用いられるようになった。特にＭ
ＩＳ素子よりなるメモリ集積回路においては、ゲートに
多結晶珪素層を用いる場合が多いため、ゲートに接続さ
れるワード線もまた多結晶珪素層が用いられる。
晶珪素層が配線に多く用いられるようになった。特にＭ
ＩＳ素子よりなるメモリ集積回路においては、ゲートに
多結晶珪素層を用いる場合が多いため、ゲートに接続さ
れるワード線もまた多結晶珪素層が用いられる。
しかし多結晶珪素層の抵抗は金属より大きいため、配線
抵抗と容量の積による遅延時間が問題となり集積回路の
高速化に不利である。そのため配線材料として高融点金
属が検討されているが、イオン注入のマスク性が悪い、
酸化しやすい、耐薬品性が悪い、半導体基板との接触抵
抗が高い等の欠点を有する。
抵抗と容量の積による遅延時間が問題となり集積回路の
高速化に不利である。そのため配線材料として高融点金
属が検討されているが、イオン注入のマスク性が悪い、
酸化しやすい、耐薬品性が悪い、半導体基板との接触抵
抗が高い等の欠点を有する。
そのため高融点金属シリサイドが用いられるようになっ
た。例えばタングステンシリサイド、モリブデンシリサ
イド、チタンシリサイド、タンタルシリサイド等が用い
られる。これらのシリサイドの抵抗率は１０〜１００μ
Ωｃｍで、多結晶珪素の最低値１０００μΩｃＷｌより
１〜２桁小さく、さらに珪素に対してはオーム性接合が
得られ易い。
た。例えばタングステンシリサイド、モリブデンシリサ
イド、チタンシリサイド、タンタルシリサイド等が用い
られる。これらのシリサイドの抵抗率は１０〜１００μ
Ωｃｍで、多結晶珪素の最低値１０００μΩｃＷｌより
１〜２桁小さく、さらに珪素に対してはオーム性接合が
得られ易い。
シリサイドを素子形成に用いる場合、シリサイド単層で
用いる場合と、シリサイド層の下に多結晶珪素層を敷く
所謂ポリサイド層として用いる場合とがある。ポリサイ
ド層は複合層であるため、微細バクーン形成のためのエ
ツチング条件の設定が難しい等の欠点があるが、珪素と
オーム性接合が形成され易く、また多結晶珪素の使用は
実績のあるプロセスで素子特性例えばしきい値電圧や立
ち上がり電圧等は従来と変わらず、素子製作上問題の多
い界面についても新たな問題を引き起こすような心配は
ない。
用いる場合と、シリサイド層の下に多結晶珪素層を敷く
所謂ポリサイド層として用いる場合とがある。ポリサイ
ド層は複合層であるため、微細バクーン形成のためのエ
ツチング条件の設定が難しい等の欠点があるが、珪素と
オーム性接合が形成され易く、また多結晶珪素の使用は
実績のあるプロセスで素子特性例えばしきい値電圧や立
ち上がり電圧等は従来と変わらず、素子製作上問題の多
い界面についても新たな問題を引き起こすような心配は
ない。
（ｂ） 従来の技術
第２図は高集積化された半導体装置、例えば２５６にビ
ットのダイナミック・ランダム・アクセス・メモリ （
ＤＲＡＭ）の電極取り出し窓を示す従来例による半導体
基板の断面図である。
ットのダイナミック・ランダム・アクセス・メモリ （
ＤＲＡＭ）の電極取り出し窓を示す従来例による半導体
基板の断面図である。
第２図Ｃａｌにおいて、工は半導体基板でｐ型珪素基板
上に被着されたｎ型珪素層である。この上に絶縁層２と
して気相成長により被着した厚さ１μｍの燐珪酸ガラス
（Ｐ Ｓ Ｇ）を用い、この層に電極取り出し窓３を形
成する。高集積化に伴い電極取り出し窓３は１．５μｍ
口以下となる。
上に被着されたｎ型珪素層である。この上に絶縁層２と
して気相成長により被着した厚さ１μｍの燐珪酸ガラス
（Ｐ Ｓ Ｇ）を用い、この層に電極取り出し窓３を形
成する。高集積化に伴い電極取り出し窓３は１．５μｍ
口以下となる。
第２図（ｂ）、第２図（Ｃ）において、この窓内に配線
層４をタングステンを選択的に被着して形成する場合、
その厚さは高々２０００程度度で深さ１μｍの窓を埋め
るまでにはいたらない。
層４をタングステンを選択的に被着して形成する場合、
その厚さは高々２０００程度度で深さ１μｍの窓を埋め
るまでにはいたらない。
タングステンの被着は目的に応じ、反応ガスの圧力と希
釈ガスの種類を変えて第２図（ｂｌ、または第２図ｔｅ
ｌに示されるように選択的に、または全面的に行われる
ようにする。
釈ガスの種類を変えて第２図（ｂｌ、または第２図ｔｅ
ｌに示されるように選択的に、または全面的に行われる
ようにする。
（Ｃ１発明が解決しようとする問題点
上記第２図の従来例においては小面積の電極取り出し窓
において高融点金属よりなる配線層４を厚く被着できな
いため、この被着により電極取り出し窓を埋めて半導体
基板を平坦化できない。従って段差被覆が悪くなり、ま
た配線層４の基板界面における接触抵抗が大きくなり、
さらに配線層４は極めて薄いため配線層自身の抵抗値が
大きい上記問題点は、半導体基板上に被着された絶縁層
に電極取り出し窓を開けて半導体基板を表出させ、該電
極取り出し窓を多結晶珪素もしくは非晶質珪素で１部埋
め込む工程と、該多結晶珪素もしくは非晶質珪素の表面
を高融点金属の化合物と反応させて該高融点金属シリサ
イドに変換後、該高融点金属シリサイド上に該高融点金
属を堆積して前記の電極取り出し窓を全部埋め込む工程
とを有する本発明による半導体装置の製造方法により解
決される。
において高融点金属よりなる配線層４を厚く被着できな
いため、この被着により電極取り出し窓を埋めて半導体
基板を平坦化できない。従って段差被覆が悪くなり、ま
た配線層４の基板界面における接触抵抗が大きくなり、
さらに配線層４は極めて薄いため配線層自身の抵抗値が
大きい上記問題点は、半導体基板上に被着された絶縁層
に電極取り出し窓を開けて半導体基板を表出させ、該電
極取り出し窓を多結晶珪素もしくは非晶質珪素で１部埋
め込む工程と、該多結晶珪素もしくは非晶質珪素の表面
を高融点金属の化合物と反応させて該高融点金属シリサ
イドに変換後、該高融点金属シリサイド上に該高融点金
属を堆積して前記の電極取り出し窓を全部埋め込む工程
とを有する本発明による半導体装置の製造方法により解
決される。
（ｅ） 作用
本発明によれば、電極取り出し窓を１部埋めた多結晶珪
素層もしくは非晶質珪素層の表面または全部を高融点金
属の化合物と反応させて高融点金属シリサイドに変換す
ることにより、自身の抵抗率を下げ、また配線層と半導
体基板間に高融点金属シリサイド層を介在させることに
より接触抵抗を増加させることなく、さらに電極取り出
し窓が高融点金属よりなる配線層で埋められているため
半導体基板の平坦性がよく、従って段差被覆は問題にな
らない。
素層もしくは非晶質珪素層の表面または全部を高融点金
属の化合物と反応させて高融点金属シリサイドに変換す
ることにより、自身の抵抗率を下げ、また配線層と半導
体基板間に高融点金属シリサイド層を介在させることに
より接触抵抗を増加させることなく、さらに電極取り出
し窓が高融点金属よりなる配線層で埋められているため
半導体基板の平坦性がよく、従って段差被覆は問題にな
らない。
高融点金属として、例えばタングステンの場合は上記の
反応式はつぎのようになる。反応ガスとして六弗化タン
グステンＷＦｂを用い、これの希釈ガ′スとして水素を
用いると ＷＦ６＋Ｈ２→Ｗ＋ＨＦ となり、タングステンＷは半導体基板上に析出して堆積
するため、その堆積速度も太きくＰＳＧ上等にも非選択
的に被着できる。
反応式はつぎのようになる。反応ガスとして六弗化タン
グステンＷＦｂを用い、これの希釈ガ′スとして水素を
用いると ＷＦ６＋Ｈ２→Ｗ＋ＨＦ となり、タングステンＷは半導体基板上に析出して堆積
するため、その堆積速度も太きくＰＳＧ上等にも非選択
的に被着できる。
一方希釈ガスとして窒素を用いると
ＷＦ６＋Ｈ２→Ｗ＋ＨＦｎ
となり、タングステンＷは下地の珪素と反応生成して、
即ち下地を食って形成されるため、下地の露出した部分
のみ選択的に被着できるが、その速度も厚さも小さい。
即ち下地を食って形成されるため、下地の露出した部分
のみ選択的に被着できるが、その速度も厚さも小さい。
以上のように希釈ガスの種類によりタングステンの生成
機構が異なる。本発明はこの相違を利用したものである
。
機構が異なる。本発明はこの相違を利用したものである
。
（ｆｌ 実施例
第１図は高集積化されたＤＲＡＭの電極取り出し窓を示
す本発明による半導体基板の断面図である。
す本発明による半導体基板の断面図である。
第１図（ａ）において、１は半導体基板でｐ型珪素基板
上に成長されたｎ型珪素層である。この上に絶縁層２と
して気相成長により被着した厚さ１μｍの燐珪酸ガラス
を用い、この層に電極取り出し窓３を形成する。
上に成長されたｎ型珪素層である。この上に絶縁層２と
して気相成長により被着した厚さ１μｍの燐珪酸ガラス
を用い、この層に電極取り出し窓３を形成する。
第１図１ｂ）において、ドープした多結晶珪素層もしく
は非晶質珪素層５で電極取り出し窓３を約０゜５μｍ埋
め込む。
は非晶質珪素層５で電極取り出し窓３を約０゜５μｍ埋
め込む。
埋め込み方法は多結晶珪素の場合は６２０℃で０゜２〜
Ｑ、３Ｔｏｒｒのシラン５ｔｕｎの熱分解による減圧気
相成長法により行う。非晶質珪素の場合は１３．５６Ｍ
ＨｚのＲＦ電力を数１００Ｗ加えて、２００〜４００℃
で０．１〜１．０Ｔｏｒｒのアルゴンで数％に希釈され
たシラン別１１４のプラズマスパッタ法により行う。
Ｑ、３Ｔｏｒｒのシラン５ｔｕｎの熱分解による減圧気
相成長法により行う。非晶質珪素の場合は１３．５６Ｍ
ＨｚのＲＦ電力を数１００Ｗ加えて、２００〜４００℃
で０．１〜１．０Ｔｏｒｒのアルゴンで数％に希釈され
たシラン別１１４のプラズマスパッタ法により行う。
上記方法により、半導体基板全面に多結晶珪素層もしく
は非晶質珪素層が被着されるので、１３．５６ＭＨｚの
ＲＦ電力を数１００Ｗ加えて、０．３Ｔｏｒｒの５％の
酸素を含む四弗化炭素によりドライエツチング番行い、
半導体基板表面に被着した余分の結晶珪素層もしくは非
晶質珪素層を除去する。
は非晶質珪素層が被着されるので、１３．５６ＭＨｚの
ＲＦ電力を数１００Ｗ加えて、０．３Ｔｏｒｒの５％の
酸素を含む四弗化炭素によりドライエツチング番行い、
半導体基板表面に被着した余分の結晶珪素層もしくは非
晶質珪素層を除去する。
第１図（Ｃ１において、多結晶珪素層もしくは非晶質珪
素層５を六弗化タングステンＷＦｂと反応させてその表
面もしくは全体をタングステンシリサイドに変換する。
素層５を六弗化タングステンＷＦｂと反応させてその表
面もしくは全体をタングステンシリサイドに変換する。
この反応は通常の気相成長装置を用いて、３００〜４５
０℃、０．２〜０．３Ｔｏｒｒで六弗化タングステンを
３０ｃｃ ／分と窒素を４００ ｃｃ／分流して行う。
０℃、０．２〜０．３Ｔｏｒｒで六弗化タングステンを
３０ｃｃ ／分と窒素を４００ ｃｃ／分流して行う。
つぎに圧力を下げ、窒素の代わりに水素を４００ｃｃ／
分流して多結晶珪素層もしくは非晶質珪素層５の上にタ
ングステン層４を急速に成長させて電極取り出し窓３の
全部を埋め込む。
分流して多結晶珪素層もしくは非晶質珪素層５の上にタ
ングステン層４を急速に成長させて電極取り出し窓３の
全部を埋め込む。
この場合タングステン層４を配線層として用いるか、ま
たはこの上にアルミニウム層を被着して配線層とする。
たはこの上にアルミニウム層を被着して配線層とする。
実施例では高融点金属としてタングステンを用いたが、
これを他の高融点金属例えばモリブデン、タンタル、チ
タン等を用いても発明の要旨は変わらない。
これを他の高融点金属例えばモリブデン、タンタル、チ
タン等を用いても発明の要旨は変わらない。
＋ｇ＋ 発明の効果
以上詳細に説明したように本発明によれば、電極配線自
身の抵抗率を下げ、また半導体基板との間の接触抵抗を
増加させることなく、さらに半導体基板の平坦性がよく
、従って段差被覆は問題にならない電極取り出し方法が
得られる。
身の抵抗率を下げ、また半導体基板との間の接触抵抗を
増加させることなく、さらに半導体基板の平坦性がよく
、従って段差被覆は問題にならない電極取り出し方法が
得られる。
第１図は高集積化されたＤＲＡＭの電極取り出し窓を示
す本発明による半導体基板の断面図である。 第２図は高集積化されたＤＲＡＭの電極取り出し窓を示
す従来例による半導体基板の断面図である。 図において、１は半導体基板、２は絶縁層、３は電極取
り出し窓、４は高融点金属層、５ドープした多結晶珪素
層もしくは非晶質珪素層はを示す。 革１図 準Ｚ図
す本発明による半導体基板の断面図である。 第２図は高集積化されたＤＲＡＭの電極取り出し窓を示
す従来例による半導体基板の断面図である。 図において、１は半導体基板、２は絶縁層、３は電極取
り出し窓、４は高融点金属層、５ドープした多結晶珪素
層もしくは非晶質珪素層はを示す。 革１図 準Ｚ図
Claims (1)
- 半導体基板上に被着された絶縁層に電極取り出し窓を開
けて半導体基板を表出させ、該電極取り出し窓を多結晶
珪素もしくは非晶質珪素で１部埋め込む工程と、該多結
晶珪素もしくは非晶質珪素の表面を高融点金属の化合物
と反応させて該高融点金属シリサイドに変換後、該高融
点金属シリサイド上に該高融点金属を堆積して前記の電
極取り出し窓を全部埋め込む工程とを有することを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9694884A JPS60240123A (ja) | 1984-05-15 | 1984-05-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9694884A JPS60240123A (ja) | 1984-05-15 | 1984-05-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60240123A true JPS60240123A (ja) | 1985-11-29 |
Family
ID=14178520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9694884A Pending JPS60240123A (ja) | 1984-05-15 | 1984-05-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60240123A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4822749A (en) * | 1987-08-27 | 1989-04-18 | North American Philips Corporation, Signetics Division | Self-aligned metallization for semiconductor device and process using selectively deposited tungsten |
| KR100543653B1 (ko) * | 1998-12-28 | 2006-03-28 | 주식회사 하이닉스반도체 | 반도체 소자의 금속 배선 형성 방법 |
-
1984
- 1984-05-15 JP JP9694884A patent/JPS60240123A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4822749A (en) * | 1987-08-27 | 1989-04-18 | North American Philips Corporation, Signetics Division | Self-aligned metallization for semiconductor device and process using selectively deposited tungsten |
| KR100543653B1 (ko) * | 1998-12-28 | 2006-03-28 | 주식회사 하이닉스반도체 | 반도체 소자의 금속 배선 형성 방법 |
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