JPS60201649A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPS60201649A JPS60201649A JP59059904A JP5990484A JPS60201649A JP S60201649 A JPS60201649 A JP S60201649A JP 59059904 A JP59059904 A JP 59059904A JP 5990484 A JP5990484 A JP 5990484A JP S60201649 A JPS60201649 A JP S60201649A
- Authority
- JP
- Japan
- Prior art keywords
- film
- tungsten
- tungsten silicide
- wiring
- polysilicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は、半導体装置及びその製造方法に係り、特に鏡
面を有し且つ下地との密着性の良好なタングステン配線
構造と生成方法に関する。
面を有し且つ下地との密着性の良好なタングステン配線
構造と生成方法に関する。
Ｔｂｌ 技術の背景
近年、ポリシリコンに代わる、低い電気抵抗を有する配
線材料として、鏡面を有し且つ下地との密着性の良好な
タングステン膜が実用化されている。
線材料として、鏡面を有し且つ下地との密着性の良好な
タングステン膜が実用化されている。
従来、このタングステン膜は、単結晶シリコン基板やポ
リシリコンの表面上、或いは酸化シリコン膜の上に形成
されていたが、下地との密着性が悪く且つ白濁したタン
グステン膜ができることがある。
リシリコンの表面上、或いは酸化シリコン膜の上に形成
されていたが、下地との密着性が悪く且つ白濁したタン
グステン膜ができることがある。
特に、ポリシリコンを下地にして、直接タングステンを
形成すると、下地のシリコンと化学反応し、然も不均一
に反応するため、タングステン表面が荒れてしまい、半
導体装置の配線構造としては、製作上問題があった。
形成すると、下地のシリコンと化学反応し、然も不均一
に反応するため、タングステン表面が荒れてしまい、半
導体装置の配線構造としては、製作上問題があった。
このため、これを解決する方法として、下地のポリシリ
コンを４０００人乃至５０００人と厚くして密着の改善
を計り、又良質のタングステンを得るｃｖＤ方法も、多
くの分野でなされているが、未だに不十分であり、高品
位の配線構造が要望されている。
コンを４０００人乃至５０００人と厚くして密着の改善
を計り、又良質のタングステンを得るｃｖＤ方法も、多
くの分野でなされているが、未だに不十分であり、高品
位の配線構造が要望されている。
（Ｃ１従来技術と問題点
従来例としてＭＯＳ−グイナミソクＲＡＭ （ＭＯＳ、
ＤＲＡＭ）の製作工程について概要を説明する。
ＤＲＡＭ）の製作工程について概要を説明する。
第１図は、通常の製造工程によって製作されたＭＯＳ、
ＤＲＡＭの断面図である。
ＤＲＡＭの断面図である。
図において、１はシリコン基板上に生成されたフィール
ド酸化物であり、２は酸化シリコン、３はポリシリコン
Ａであってキャパシターを形成する電極である。
ド酸化物であり、２は酸化シリコン、３はポリシリコン
Ａであってキャパシターを形成する電極である。
４はトランスファーゲートを形成するポリシリコンＢで
あり、５は酸化シリコン、６はワード電極である。
あり、５は酸化シリコン、６はワード電極である。
７はＰＳＧであり、ワード電極は、このＰＳＧの間隙か
ら、アルミニュームのワード線８によって、外部に引き
出される。
ら、アルミニュームのワード線８によって、外部に引き
出される。
一方、ビット線の取り出し用配線は、最初に、シリコン
基板の表面上に、ポリシリコン９を減圧ＣＶＤ方法にて
６２０℃で形成した後、このポリシリコンに、三塩化燐
（ＰＣｌａ ）或いは燐（Ｐ）をイオン注入方法によっ
て燐を拡散させて、低抵抗化された膜を形成する。
基板の表面上に、ポリシリコン９を減圧ＣＶＤ方法にて
６２０℃で形成した後、このポリシリコンに、三塩化燐
（ＰＣｌａ ）或いは燐（Ｐ）をイオン注入方法によっ
て燐を拡散させて、低抵抗化された膜を形成する。
続いて、ポリシリコン９０表面に、タングステン膜１０
を減圧ＣＶＤ方法によって温度を３５０℃で形成する。
を減圧ＣＶＤ方法によって温度を３５０℃で形成する。
この場合に、このタングステン膜が、下地のポリシリコ
ンと密着性が悪く且つ白濁したタングステン膜ができる
ことがある。
ンと密着性が悪く且つ白濁したタングステン膜ができる
ことがある。
又、シリコン基板に直接タングステンを形成すると、タ
ングステン表面が荒れてしまい、半導体装置の製作上問
題がある。
ングステン表面が荒れてしまい、半導体装置の製作上問
題がある。
このため、これを解決する方法として、下地のポリシリ
コンを４０００人乃至５０００人と厚くして密着の改善
を計り、叉ＣＶＤ法で気相成長させたタングステンの塊
が、基板に堆積して、粒子の大きいタングステン膜にな
らないように、可能な限り六弗化タングステンの流量と
水素の量を少なくして、又減圧ＣＶＤ法の内部の圧力を
下げて成長させるようにしている。
コンを４０００人乃至５０００人と厚くして密着の改善
を計り、叉ＣＶＤ法で気相成長させたタングステンの塊
が、基板に堆積して、粒子の大きいタングステン膜にな
らないように、可能な限り六弗化タングステンの流量と
水素の量を少なくして、又減圧ＣＶＤ法の内部の圧力を
下げて成長させるようにしている。
然しながら、ポリシリコンを厚く形成することは、工程
的に不利であることの他にポリシリコンの抵抗そのもの
が大きいという不都合があり、これについての改善が要
望されている。
的に不利であることの他にポリシリコンの抵抗そのもの
が大きいという不都合があり、これについての改善が要
望されている。
ｔｄｌ 発明の目的
本発明は、上記従来の欠点に鑑み、配線構造のタングス
テンを鏡面にして、下地との密着性が優′れ、且つ低抵
抗膜の製造方法を提供することを目的とする。
テンを鏡面にして、下地との密着性が優′れ、且つ低抵
抗膜の製造方法を提供することを目的とする。
（ｅｌ 発明の構成
この目的は、本発明によれば、第１にタングステンシリ
サイド膜上にタングステン膜が積層されてなる配線層を
有することを特徴とする半導体装置と、第２に基板に、
タングステンシリサイド膜を形成した後に、該タングス
テンシリ号イド表面上に、減圧気相成長法により、タン
グステン膜を形成し、該タングステンシリサイド膜及び
該タングステン膜をパターニングして配線層を形成する
工程を有することを特徴とした半導体装置の製造方法を
提供することによって達成できる。
サイド膜上にタングステン膜が積層されてなる配線層を
有することを特徴とする半導体装置と、第２に基板に、
タングステンシリサイド膜を形成した後に、該タングス
テンシリ号イド表面上に、減圧気相成長法により、タン
グステン膜を形成し、該タングステンシリサイド膜及び
該タングステン膜をパターニングして配線層を形成する
工程を有することを特徴とした半導体装置の製造方法を
提供することによって達成できる。
（ｆｌ 発明の実施例
第２図に本発明の実施例を示す。
図では、前述のＭＯＳ、ＤＲＡＭの場合を例にとって、
比較説明をする。
比較説明をする。
シリコン基板上に生成された、１１はフィールド酸化物
、１２は酸化シリコン、１３はポリシリコンＡである。
、１２は酸化シリコン、１３はポリシリコンＡである。
１４はトランスファーゲートを形成するポリシリコンＢ
、１５は酸化シリコン、１６はワード電極のポリシリコ
ンＢであり、１７はＰＳＧ、１Ｂはワード電極の取り出
し線である。
、１５は酸化シリコン、１６はワード電極のポリシリコ
ンＢであり、１７はＰＳＧ、１Ｂはワード電極の取り出
し線である。
本発明による、ビット線の取り出し用配線は、最初にシ
リコン基板上にタングステンシリサイド（ＷＳ ｉ ２
） １９を下地として形成し、続いてそのタングステ
ンシリサイドの表面上にタングステン２０を形成し、更
にその表面を酸化シリコン２１で保護する構造となって
いる。
リコン基板上にタングステンシリサイド（ＷＳ ｉ ２
） １９を下地として形成し、続いてそのタングステ
ンシリサイドの表面上にタングステン２０を形成し、更
にその表面を酸化シリコン２１で保護する構造となって
いる。
タングステンシリサイド膜１９は、減圧ＣＶＤ方法で行
なわれ、タングステンシリサイド膜の電気抵抗が数Ω／
口から１０Ω／口程度になる膜厚を形成する。
なわれ、タングステンシリサイド膜の電気抵抗が数Ω／
口から１０Ω／口程度になる膜厚を形成する。
その後、タングステンシリサイド膜の表面にりングステ
ン膜を形成するが、タングステン膜の電気抵抗はｌΩ／
口程度にする。
ン膜を形成するが、タングステン膜の電気抵抗はｌΩ／
口程度にする。
このような、製造工程で形成されたビット線取り出し配
線構造は、タングステンの結晶粒子が適度に小であり、
密着性も極めて良好であって、且つ下地を浸食すること
がない。
線構造は、タングステンの結晶粒子が適度に小であり、
密着性も極めて良好であって、且つ下地を浸食すること
がない。
上記のような方法で低い電気抵抗を有し、且つ密着性の
良いタングステン膜は、本実施例に示すようなＭＯＳ、
ＤＲＡＭの高集積化に極めて有効である。
良いタングステン膜は、本実施例に示すようなＭＯＳ、
ＤＲＡＭの高集積化に極めて有効である。
（ｇ） 発明の効果
以上詳細に説明したように、本発明のタングステンシリ
サイドを下地とするタングステンの配線構造は半導体装
置の信頼性を向上させると共に、ＩＣの高集積化に供し
得るという効果大なるものがある。
サイドを下地とするタングステンの配線構造は半導体装
置の信頼性を向上させると共に、ＩＣの高集積化に供し
得るという効果大なるものがある。
第１図は、従来の半導体装置の断面図、第２図は本発明
にかかる半導体装置の断面図である。 図において、１．１１はフィールド酸化物、２．１２は
酸化シリコン、３．１３はポリシリコンＡ、４．１４は
ポリシリコンＢ、５．１５は酸化シリコン、６．１６は
ワード電極、７．１７はＰＳＧ、８．１８はワード線取
り出し電極、９はポリシリコン、１０．２０はタングス
テン膜、１９はタングステンシリサイドである。
にかかる半導体装置の断面図である。 図において、１．１１はフィールド酸化物、２．１２は
酸化シリコン、３．１３はポリシリコンＡ、４．１４は
ポリシリコンＢ、５．１５は酸化シリコン、６．１６は
ワード電極、７．１７はＰＳＧ、８．１８はワード線取
り出し電極、９はポリシリコン、１０．２０はタングス
テン膜、１９はタングステンシリサイドである。
Claims (2)
- （１） タングステンシリサイド膜上にタングステン膜
が積層されてなる配線層を有することを特徴とする半導
体装置。 - （２） 基板に、タングステンシリサイド膜を形成した
後に、該タングステンシリサイド表面上に、減圧気相成
長法により、タングステン膜を形成し、該タングステン
シリサイド膜及び該タングステン膜をバターニングして
配線層を形成する工程を有することを特徴とした半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59059904A JPS60201649A (ja) | 1984-03-27 | 1984-03-27 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59059904A JPS60201649A (ja) | 1984-03-27 | 1984-03-27 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60201649A true JPS60201649A (ja) | 1985-10-12 |
| JPH0234169B2 JPH0234169B2 (ja) | 1990-08-01 |
Family
ID=13126573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59059904A Granted JPS60201649A (ja) | 1984-03-27 | 1984-03-27 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60201649A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02230739A (ja) * | 1989-01-06 | 1990-09-13 | Internatl Business Mach Corp <Ibm> | 耐火金属の付着方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5612754A (en) * | 1979-06-11 | 1981-02-07 | Gen Electric | Composite structure and method of forming same |
| JPS58138053A (ja) * | 1982-02-12 | 1983-08-16 | Nec Corp | 半導体装置およびその製造方法 |
-
1984
- 1984-03-27 JP JP59059904A patent/JPS60201649A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5612754A (en) * | 1979-06-11 | 1981-02-07 | Gen Electric | Composite structure and method of forming same |
| JPS58138053A (ja) * | 1982-02-12 | 1983-08-16 | Nec Corp | 半導体装置およびその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02230739A (ja) * | 1989-01-06 | 1990-09-13 | Internatl Business Mach Corp <Ibm> | 耐火金属の付着方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0234169B2 (ja) | 1990-08-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4441249A (en) | Semiconductor integrated circuit capacitor | |
| US6740554B2 (en) | Methods to form rhodium-rich oxygen barriers | |
| US6284316B1 (en) | Chemical vapor deposition of titanium | |
| JP3127348B2 (ja) | 凹凸の表面形状を有するタングステン膜を用いた半導体装置の製造方法 | |
| JPS6128232B2 (ja) | ||
| EP0469555A2 (en) | Charge storage capacitor electrode and method of manufacturing the same | |
| US4702937A (en) | Method for manufacturing a semiconductor device | |
| US5001527A (en) | Semiconductor device with thin insulation film | |
| KR100316027B1 (ko) | 반도체 소자의 전하저장 전극 형성방법 | |
| JPS60201649A (ja) | 半導体装置及びその製造方法 | |
| US4433469A (en) | Method of forming a self aligned aluminum polycrystalline silicon line | |
| US5874333A (en) | Process for forming a polysilicon layer having improved roughness after POCL3 doping | |
| JP2880039B2 (ja) | 半導体装置の製造方法 | |
| JPS6344725A (ja) | 半導体装置の製造方法 | |
| JPS60240123A (ja) | 半導体装置の製造方法 | |
| EP0228183A2 (en) | Method for manufacturing semiconductor device | |
| JP2845991B2 (ja) | 半導体装置の製造方法 | |
| JP2998444B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPH0758290A (ja) | 半導体装置の製造方法 | |
| JPH04356945A (ja) | 半導体装置の製造方法 | |
| JPS6084824A (ja) | 半導体装置の製造方法 | |
| JPS61120469A (ja) | 電極配線の製造方法 | |
| JPH01292860A (ja) | 半導体装置およびその製造方法 | |
| JPH09213892A (ja) | 半導体素子の製造方法 | |
| JPH0377658B2 (ja) |