JP2880039B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2880039B2 JP2880039B2 JP5083526A JP8352693A JP2880039B2 JP 2880039 B2 JP2880039 B2 JP 2880039B2 JP 5083526 A JP5083526 A JP 5083526A JP 8352693 A JP8352693 A JP 8352693A JP 2880039 B2 JP2880039 B2 JP 2880039B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関する。さらに詳しくは、電気導通部の形成方法に関
する。
に関する。さらに詳しくは、電気導通部の形成方法に関
する。
【０００２】
【従来の技術及び発明が解決しようとする課題】近年、
強誘電体材料の高い誘電率を利用して高集積度ダイナミ
ックランダムアクセスメモリ（ＤＲＡＭ）の開発が盛ん
になっている。強誘電体材料としては現在のところ３成
分系複合ペロブスカイト酸化物である、Ｐｂ（Ｚｒ，Ｔ
ｉ）Ｏ3（ＰＺＴ）が最も広く用いられ、非常に高い誘
電率と良好なヒステリシス特性を有することで知られて
いる。実際のデバイスへの応用にあたって、まずキャパ
シタの電極を形成することが必要である。電極材料とし
ては通常ＰＺＴと整合性がよい白金が用いられるが、白
金上に直接ＰＺＴを成膜すると、６００℃前後の高温で
はＰＺＴとＰｔの界面で、ＰｔとＰｂが反応して合金が
形成しやすくなり電気特性が劣化する恐れがある。一方
成膜温度を更に下げれば上記の反応は起こりにくくなる
が、少なくとも５５０℃以上の高温でないとＰＺＴが十
分にペロブスカイト構造にならないという問題が生じ
る。そこでＰＺＴと整合性がよく、低抵抗でかつ熱的に
安定で、電気特性の劣化が生じない、ルテニウム（Ｒ
ｕ）酸化物やレニウム（Ｒｅ）酸化物が電極材料として
有効である。例えばそのような例として、特開昭第63-7
0516号公報が挙げられる。
強誘電体材料の高い誘電率を利用して高集積度ダイナミ
ックランダムアクセスメモリ（ＤＲＡＭ）の開発が盛ん
になっている。強誘電体材料としては現在のところ３成
分系複合ペロブスカイト酸化物である、Ｐｂ（Ｚｒ，Ｔ
ｉ）Ｏ3（ＰＺＴ）が最も広く用いられ、非常に高い誘
電率と良好なヒステリシス特性を有することで知られて
いる。実際のデバイスへの応用にあたって、まずキャパ
シタの電極を形成することが必要である。電極材料とし
ては通常ＰＺＴと整合性がよい白金が用いられるが、白
金上に直接ＰＺＴを成膜すると、６００℃前後の高温で
はＰＺＴとＰｔの界面で、ＰｔとＰｂが反応して合金が
形成しやすくなり電気特性が劣化する恐れがある。一方
成膜温度を更に下げれば上記の反応は起こりにくくなる
が、少なくとも５５０℃以上の高温でないとＰＺＴが十
分にペロブスカイト構造にならないという問題が生じ
る。そこでＰＺＴと整合性がよく、低抵抗でかつ熱的に
安定で、電気特性の劣化が生じない、ルテニウム（Ｒ
ｕ）酸化物やレニウム（Ｒｅ）酸化物が電極材料として
有効である。例えばそのような例として、特開昭第63-7
0516号公報が挙げられる。
【０００３】また、半導体素子の微細化に伴いコンタク
トホールの径も微細化し、コンタクトホールの深さ対径
の比（アスペクト比）はますます大きくなっており、電
極材料を埋め込み平坦化することが困難となってきてい
る。電極材料をスパッタ法で堆積した場合、コンタクト
ホールを完全に埋め込むことは困難であり、信頼性に欠
ける。また化学気相成長（ＣＶＤ）法で堆積したとして
も直接シリコン基板とコンタクトを形成する場合、続く
高温処理でシリサイド化が進行し下地シリコンの浸食が
問題となってくる。また上記特開昭第63-70516号公報で
もイオン注入によって直接シリコン基板に金属層を形成
し、アニール処理をすることによってシリサイド層を形
成しているので、下地シリコンの浸食の問題を解決する
ものではない。
トホールの径も微細化し、コンタクトホールの深さ対径
の比（アスペクト比）はますます大きくなっており、電
極材料を埋め込み平坦化することが困難となってきてい
る。電極材料をスパッタ法で堆積した場合、コンタクト
ホールを完全に埋め込むことは困難であり、信頼性に欠
ける。また化学気相成長（ＣＶＤ）法で堆積したとして
も直接シリコン基板とコンタクトを形成する場合、続く
高温処理でシリサイド化が進行し下地シリコンの浸食が
問題となってくる。また上記特開昭第63-70516号公報で
もイオン注入によって直接シリコン基板に金属層を形成
し、アニール処理をすることによってシリサイド層を形
成しているので、下地シリコンの浸食の問題を解決する
ものではない。
【０００４】このように、近年ますますＬＳＩの微細化
が進み、接合深さも浅くなり、接合のリークやコンタク
ト高抵抗化が発生する恐れから、下地シリコンの消費が
無視できなくなってきている。本発明は上記の事情を考
慮して成されたもので下地シリコンの消費をなくし、接
合リークと、コンタクト抵抗の低いコンタクト埋め込み
プラグと強誘電体の下部電極を同時に提供するものであ
る。
が進み、接合深さも浅くなり、接合のリークやコンタク
ト高抵抗化が発生する恐れから、下地シリコンの消費が
無視できなくなってきている。本発明は上記の事情を考
慮して成されたもので下地シリコンの消費をなくし、接
合リークと、コンタクト抵抗の低いコンタクト埋め込み
プラグと強誘電体の下部電極を同時に提供するものであ
る。
【０００５】
【課題を解決するための手段及び作用】かくして本発明
によれば、シリコン基板上に絶縁層を形成し、該絶縁層
にコンタクトホールを形成し、該絶縁層上にポリシリコ
ン膜を堆積し、該ポリシリコン膜全面にルテニウム又は
レニウムを堆積して金属膜を形成し、次に、酸素雰囲気
下でアニール処理を行うことによって、前記金属膜のポ
リシリコン膜側でのシリサイド層の形成と、金属膜の表
面部での金属酸化膜の形成を同時に行い電極を形成する
ことを特徴とする半導体装置の製造方法が提供される。
によれば、シリコン基板上に絶縁層を形成し、該絶縁層
にコンタクトホールを形成し、該絶縁層上にポリシリコ
ン膜を堆積し、該ポリシリコン膜全面にルテニウム又は
レニウムを堆積して金属膜を形成し、次に、酸素雰囲気
下でアニール処理を行うことによって、前記金属膜のポ
リシリコン膜側でのシリサイド層の形成と、金属膜の表
面部での金属酸化膜の形成を同時に行い電極を形成する
ことを特徴とする半導体装置の製造方法が提供される。
【０００６】以下に本発明の製造方法を順に説明する。
まずシリコン基板上に絶縁層を積層する。ここで使用で
きるシリコン基板には、ホウ素等のｐ型不純物、リン、
砒素等のｎ型不純物がドーピングされていてもよい。更
に素子分離領域、ソース・ドレイン領域等の半導体装置
の構成物が形成されていても本発明の製造方法は適用可
能である。絶縁層としてはボロンホスホラスシリケート
ガラス（ＢＰＳＧ）、高温酸化膜（ＨＴＯ）等が使用で
きる。このような絶縁層は、ＣＶＤ法等で0.5〜1.2μｍ
の層厚で積層することができる。
まずシリコン基板上に絶縁層を積層する。ここで使用で
きるシリコン基板には、ホウ素等のｐ型不純物、リン、
砒素等のｎ型不純物がドーピングされていてもよい。更
に素子分離領域、ソース・ドレイン領域等の半導体装置
の構成物が形成されていても本発明の製造方法は適用可
能である。絶縁層としてはボロンホスホラスシリケート
ガラス（ＢＰＳＧ）、高温酸化膜（ＨＴＯ）等が使用で
きる。このような絶縁層は、ＣＶＤ法等で0.5〜1.2μｍ
の層厚で積層することができる。
【０００７】この絶縁層を、公知のフォトリソグラフィ
法を使用してエッチングを行いコンタクトホールを開口
する。次にコンタクトホールの底部のシリコン基板の表
面が露出するように自然酸化膜を例えばＨＦ緩衝液で除
去する。コンタクトホールが形成された絶縁層とシリコ
ン基板上に、ポリシリコン膜を成膜する。成膜方法に
は、ＣＶＤ法等の公知の方法が挙げられる。またポリシ
リコン膜には、ホウ素等のｐ型不純物、リン、砒素等の
ｎ型不純物がドーピングされていてもよい。
法を使用してエッチングを行いコンタクトホールを開口
する。次にコンタクトホールの底部のシリコン基板の表
面が露出するように自然酸化膜を例えばＨＦ緩衝液で除
去する。コンタクトホールが形成された絶縁層とシリコ
ン基板上に、ポリシリコン膜を成膜する。成膜方法に
は、ＣＶＤ法等の公知の方法が挙げられる。またポリシ
リコン膜には、ホウ素等のｐ型不純物、リン、砒素等の
ｎ型不純物がドーピングされていてもよい。
【０００８】次にポリシリコン膜上に、ルテニウム又は
レニウムからなる金属膜をスパッタリング法あるいはＣ
ＶＤ法等を用いて堆積させる。このように形成した半導
体層を、酸素雰囲気下でアニール処理することによっ
て、金属膜とポリシリコン膜のシリサイド化及び、金属
酸化膜の形成を同時に行う。ここでアニール処理の条件
は、処理温度450〜550℃、処理時間25〜40分が好まし
い。
レニウムからなる金属膜をスパッタリング法あるいはＣ
ＶＤ法等を用いて堆積させる。このように形成した半導
体層を、酸素雰囲気下でアニール処理することによっ
て、金属膜とポリシリコン膜のシリサイド化及び、金属
酸化膜の形成を同時に行う。ここでアニール処理の条件
は、処理温度450〜550℃、処理時間25〜40分が好まし
い。
【０００９】このようにして形成されたシリサイド膜及
び金属酸化膜を所望の形状にパターニングして強誘電体
の下部電極を形成することができる。ここで使用できる
強誘電体としてはＰＺＴの他に、チタン酸ストロンチウ
ム（ＳＴＯ）等も使用することができる。コンタクトホ
ールの直径は、どの様な直径でも適用可能であるが、本
発明の場合0.4〜1.2μｍが好ましい。次に、金属膜の膜
厚は、80〜240 ｎｍが好ましい。またポリシリコン膜の
膜厚は、上記金属膜によってシリサイド化されるのに十
分な膜厚を有していればよく、そのような膜厚として、
金属膜の膜厚の1.5〜2.5倍の120〜600ｎｍが好ましい。
更に、金属膜をシリサイド化した場合、形成されるシリ
サイド膜及び金属酸化膜の膜厚の合計は、金属膜の2.4
〜2.6倍になるので、金属膜及びポリシリコン膜の膜厚
を制御すれば、上記コンタクトホールを埋め込むことが
できより好ましい。例えば図２にはＲｕを使用する場合
の金属膜とシリサイド膜の膜厚の関係が示されている。
この図から判断すると、Ｒｕをおよそ80ｎｍ堆積すれ
ば、直径約0.4 μｍのコンタクトホールを埋め込むこと
が可能となる。
び金属酸化膜を所望の形状にパターニングして強誘電体
の下部電極を形成することができる。ここで使用できる
強誘電体としてはＰＺＴの他に、チタン酸ストロンチウ
ム（ＳＴＯ）等も使用することができる。コンタクトホ
ールの直径は、どの様な直径でも適用可能であるが、本
発明の場合0.4〜1.2μｍが好ましい。次に、金属膜の膜
厚は、80〜240 ｎｍが好ましい。またポリシリコン膜の
膜厚は、上記金属膜によってシリサイド化されるのに十
分な膜厚を有していればよく、そのような膜厚として、
金属膜の膜厚の1.5〜2.5倍の120〜600ｎｍが好ましい。
更に、金属膜をシリサイド化した場合、形成されるシリ
サイド膜及び金属酸化膜の膜厚の合計は、金属膜の2.4
〜2.6倍になるので、金属膜及びポリシリコン膜の膜厚
を制御すれば、上記コンタクトホールを埋め込むことが
できより好ましい。例えば図２にはＲｕを使用する場合
の金属膜とシリサイド膜の膜厚の関係が示されている。
この図から判断すると、Ｒｕをおよそ80ｎｍ堆積すれ
ば、直径約0.4 μｍのコンタクトホールを埋め込むこと
が可能となる。
【００１０】このようにコンタクトホールを埋め込むこ
とによって、表面の平坦性が良好で、表面がＲｕの酸化
膜あるいはＲｅの酸化膜である金属酸化膜が形成できる
ので、強誘電体との整合性が良好な、強誘電体の下部電
極が形成できる。
とによって、表面の平坦性が良好で、表面がＲｕの酸化
膜あるいはＲｅの酸化膜である金属酸化膜が形成できる
ので、強誘電体との整合性が良好な、強誘電体の下部電
極が形成できる。
【００１１】
【実施例】以下、本発明の実施例を図１を用いて説明す
るが、本発明は以下の実施例に限定されるものではな
い。まず、シリコン基板９の表面層に素子分離領域１、
リンをドーピングしたｎ+シリコン領域２からなる素子
を形成したあと、層間絶縁層３としてＢＰＳＧを層厚1.
0 μｍでＣＶＤ法によって堆積した。層間絶縁層３をフ
ォトリソグラフィ法によってエッチングし、ｎ+ シリコ
ン領域２上にコンタクトホール４を開口した。この時、
コンタクトホール４の直径を0.4μｍ、深さを1.1μｍと
した（図１（ａ））。
るが、本発明は以下の実施例に限定されるものではな
い。まず、シリコン基板９の表面層に素子分離領域１、
リンをドーピングしたｎ+シリコン領域２からなる素子
を形成したあと、層間絶縁層３としてＢＰＳＧを層厚1.
0 μｍでＣＶＤ法によって堆積した。層間絶縁層３をフ
ォトリソグラフィ法によってエッチングし、ｎ+ シリコ
ン領域２上にコンタクトホール４を開口した。この時、
コンタクトホール４の直径を0.4μｍ、深さを1.1μｍと
した（図１（ａ））。
【００１２】コンタクトホール４を開口したあと、シリ
コン基板１を１％のバッファードフッ酸に45秒間浸し、
素子上の自然酸化膜を除去した。次に上記シリコン基板
１を炉心管中に配置し、温度550℃、圧力150Ｐａ、Ｈｅ
で0.8％に希釈したＰＨ3とＳｉＨ4 をそれぞれ35ｓｃｃ
ｍ、1000ｓｃｃｍで流し、64分間シリコン膜を堆積さ
せ、次に800℃で30分間アニール処理し160ｎｍのｎ+ ド
ープドポリシリコン膜５を堆積した（図１（ｂ））。
コン基板１を１％のバッファードフッ酸に45秒間浸し、
素子上の自然酸化膜を除去した。次に上記シリコン基板
１を炉心管中に配置し、温度550℃、圧力150Ｐａ、Ｈｅ
で0.8％に希釈したＰＨ3とＳｉＨ4 をそれぞれ35ｓｃｃ
ｍ、1000ｓｃｃｍで流し、64分間シリコン膜を堆積さ
せ、次に800℃で30分間アニール処理し160ｎｍのｎ+ ド
ープドポリシリコン膜５を堆積した（図１（ｂ））。
【００１３】次に炉心管内に配置された上記シリコン基
板１を300℃まで昇温し、Ｈ2を20ｓｃｃｍの流量で流し
ながら、200℃に加熱した固体ソースのＲｕ（Ｃ5Ｈ5）2
（85℃で蒸気圧0.01ｔｏｒｒの黄色結晶）を全圧750 Ｐ
ａで２分間処理し、Ｒｕ金属膜６を膜厚80ｎｍで堆積し
た（図１（ｃ））。続いて炉心管内にＯ2を１リットル
／分で流しながら、500℃で30分間アニール処理し、ポ
リシリコン膜５とＲｕ金属膜６とを反応させ、Ｒｕ2Ｓ
ｉ3からなるシリサイド膜７を膜厚170ｎｍで形成し、同
時に金属膜６の表面にＲｕＯ2からなる金属酸化膜８を
膜厚30ｎｍで形成した。この際、シリサイド膜７と金属
酸化膜８の膜厚の合計が、金属膜６の膜厚の2.5 倍にな
っているので、コンタクトホール４を埋め込むことがで
きた（図１（ｄ））。
板１を300℃まで昇温し、Ｈ2を20ｓｃｃｍの流量で流し
ながら、200℃に加熱した固体ソースのＲｕ（Ｃ5Ｈ5）2
（85℃で蒸気圧0.01ｔｏｒｒの黄色結晶）を全圧750 Ｐ
ａで２分間処理し、Ｒｕ金属膜６を膜厚80ｎｍで堆積し
た（図１（ｃ））。続いて炉心管内にＯ2を１リットル
／分で流しながら、500℃で30分間アニール処理し、ポ
リシリコン膜５とＲｕ金属膜６とを反応させ、Ｒｕ2Ｓ
ｉ3からなるシリサイド膜７を膜厚170ｎｍで形成し、同
時に金属膜６の表面にＲｕＯ2からなる金属酸化膜８を
膜厚30ｎｍで形成した。この際、シリサイド膜７と金属
酸化膜８の膜厚の合計が、金属膜６の膜厚の2.5 倍にな
っているので、コンタクトホール４を埋め込むことがで
きた（図１（ｄ））。
【００１４】次にパターニングを行い、所望の形状に強
誘電体の下部電極を形成した。
誘電体の下部電極を形成した。
【００１５】
【発明の効果】本発明によれば、ボイドなくコンタクト
を埋め込むことができ、かつシリコン基板の表面層が消
費されることはない。よって、接合リークが増加するこ
とはなく、低抵抗で安定したコンタクトが得られ、同時
に平坦性及び整合性良好な強誘電体の下部電極を形成す
ることができる。
を埋め込むことができ、かつシリコン基板の表面層が消
費されることはない。よって、接合リークが増加するこ
とはなく、低抵抗で安定したコンタクトが得られ、同時
に平坦性及び整合性良好な強誘電体の下部電極を形成す
ることができる。
【図１】本発明の半導体装置の製造工程の概略断面図で
ある。
ある。
【図２】Ｒｕシリサイド膜形成の際のアニール処理の温
度と膜厚の増加の関係を示す図である。
度と膜厚の増加の関係を示す図である。
１ 素子分離領域 ２ ｎ+ シリコン領域 ３ 層間絶縁層 ４ コンタクトホール ５ ポリシリコン膜 ６ 金属膜 ７ シリサイド膜 ８ 金属酸化膜 ９ シリコン基板
Claims (1)
- 【請求項１】 シリコン基板上に絶縁層を形成し、該絶
縁層にコンタクトホールを形成し、該絶縁層上にポリシ
リコン膜を堆積し、該ポリシリコン膜全面にルテニウム
又はレニウムを堆積して金属膜を形成し、次に、酸素雰
囲気下でアニール処理を行うことによって、前記金属膜
のポリシリコン膜側でのシリサイド層の形成と、金属膜
の表面部での金属酸化膜の形成を同時に行い電極を形成
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5083526A JP2880039B2 (ja) | 1993-04-09 | 1993-04-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5083526A JP2880039B2 (ja) | 1993-04-09 | 1993-04-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06295880A JPH06295880A (ja) | 1994-10-21 |
| JP2880039B2 true JP2880039B2 (ja) | 1999-04-05 |
Family
ID=13804935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5083526A Expired - Fee Related JP2880039B2 (ja) | 1993-04-09 | 1993-04-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2880039B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09266289A (ja) * | 1996-03-29 | 1997-10-07 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| KR20000066124A (ko) * | 1999-04-13 | 2000-11-15 | 김영환 | 반도체 장치의 층간배선 형성방법 |
| JP4659772B2 (ja) * | 2007-02-15 | 2011-03-30 | Ｏｋｉセミコンダクタ株式会社 | 半導体素子の製造方法 |
-
1993
- 1993-04-09 JP JP5083526A patent/JP2880039B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06295880A (ja) | 1994-10-21 |
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Legal Events
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|---|---|---|---|
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Free format text: PAYMENT UNTIL: 20080129 Year of fee payment: 9 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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