JP2003197873A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】絶縁膜上に形成される下部電極と誘電体膜と上
部電極から構成されるキャパシタを有する半導体装置に
関し、絶縁膜のホール内の導電性プラグとキャパシタ下
部電極の接続を良好に保ちながらキャパシタ下部電極と
絶縁膜との密着性を良くすこと。 【解決手段】絶縁膜７，８，１０ａ，１０ｂに形成され
たホール８ａと、ホール８ａ内に形成された第１金属膜
からなる導電性プラグ１１ａと、導電性プラグ１１ａに
接続され且つ絶縁膜７，８，１０ａ，１０ｂ上でシリコ
ン膜と第２金属膜の熱反応によって形成されたシリサイ
ド膜１２と、シリサイド膜１２上に形成された第３金属
膜１３とを含むキャパシタ下部電極１５ａとを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、より詳しくは、絶縁膜上に形成され
る下部電極と誘電体膜と上部電極から構成されるキャパ
シタを有する半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】近年、強誘電体キャパシタや高誘電体キ
ャパシタを用いた半導体メモリが有望視されている。例
えば、プレーナ型ＦｅＲＡＭ(ferroelectric random ac
cess memory)の強誘電体キャパシタは図１に示すような
構造を有している。

【０００３】図１において、半導体基板１０１のうち素
子分離絶縁膜１０２に囲まれたウェル領域１０３には、
半導体基板１０１上にゲート絶縁膜を介して形成された
ゲート電極１０５ａ，１０５ｂと、ゲート電極１０５
ａ，１０５ｂの両側の半導体基板１０１に形成された不
純物拡散領域１０６ａ，１０６ｂとを有する２つのＭＯ
Ｓトランジスタが形成され、また、２つのゲート電極１
０５ａ，１０５ｂの両側の不純物拡散領域１０６ａ，１
０６ｂの表面にはそれぞれシリサイド層１０７が形成さ
れている。

【０００４】それらのＭＯＳトランジスタは第１、第２
の絶縁膜１０４ａ，１０４ｂに覆われている。第１の絶
縁膜は例えば窒化シリコンから形成され、また、第２の
絶縁膜は酸化シリコン（SiO₂）から形成されている。

【０００５】第２の絶縁膜１０４ｂの上面は化学機械研
磨（ＣＭＰ）法により平坦化されていて、その上面の上
にはアルミナからなるエンキャップ層１１４に覆われた
強誘電体キャパシタＣが形成されている。

【０００６】強誘電体キャパシタＣは、コンタクト領域
を有する下部電極１１１と強誘電体層１１２と上部電極
１１３とを有している。下部電極１１１はチタン膜とプ
ラチナ膜の二層金属膜から形成され、強誘電体膜１１２
はＰＺＴ膜から形成され、上部電極１１３は酸化イリジ
ウム（IrO _x ）膜から形成されている。ＰＺＴ膜は、キ
ャパシタ形成用のパターニングの前に酸素雰囲気中で結
晶化アニールされる。

【０００７】さらに、キャパシタＣ、エンキャップ層１
１４及び第２絶縁膜１０４ｂの上には、第３絶縁膜１０
４ｃが形成されている。

【０００８】２つのゲート電極１０５ａ，１０５ｂの間
に挟まれる側シリサイド層１０７の上には第１のコンタ
クトホール１１７ａが形成され、２つのゲート電極１０
５ａ，１０５ｂの間に挟まれない側のシリサイド層１０
７の上には第２のコンタクトホール１１７ｂが形成され
ている。また、下部電極１１１の上には第３のコンタク
トホール１１７ｃが形成されている。

【０００９】第１〜第３のコンタクトホール１１７ａ〜
１７ｃ内には、それぞれチタン膜、窒化チタン膜、タン
グステン膜を順に形成してなる第１、第２及び第３の導
電性プラグ１１８ａ，１１８ｂ，１１８ｃが形成されて
いる。なお、第３絶縁膜１０４ｃの上ではチタン膜、窒
化チタン膜、タングステン膜がＣＭＰ法により除去され
ている。

【００１０】それらの導電性プラグ１１８ａ〜１１８ｃ
の形成を終えた後に、キャパシタの上部電極１１３の上
には第４のコンタクトホール１１５が形成される。

【００１１】第３絶縁膜１０４ｃの上には、第２の導電
性プラグ１１８ｂの上面に接続されるとともに第４のコ
ンタクトホール１１５を通して上部電極１１３に接続さ
れる第１の配線１２０ｂが形成されている。

【００１２】また、第３絶縁膜１０４ｃの上において、
第１の導電性プラグ１１８ａの上には導電性パッド１２
０ａが形成され、さらに、キャパシタの下部電極１１１
の上の第３の導電性プラグ１１８ｃに接続される第２の
配線１２０ｃが形成されている。

【００１３】第１の配線１２０ｂ、導電性パッド１２０
ａ及び第２の配線１２０ｃは、チタン、窒化チタン、銅
アルミニウム、窒化チタン、チタンの順に形成した金属
膜をフォトリソグラフィー法によりパターニングするこ
とにより形成される。

【００１４】現在のプレーナー型強誘電体キャパシタを
有するＦｅＲＡＭ技術においては、下部電極１１１とし
て主にチタンとプラチナを順に形成したPt/Ti 膜を用い
ている。ここで、Pt膜は強誘電体膜１１２の結晶化を促
す電極として用いられ、Ti膜はPt膜とSiO₂膜の密着性を
改善するために用いられている。

【００１５】一方、スタック型強誘電体キャパシタは、
特に図示しないが、キャパシタの下部電極の下に導電性
プラグが接続される構造を有しているので、その下部電
極として、プレーナ型強誘電体キャパシタの下部電極と
同じPt/Ti 膜を用いることはできない。

【００１６】これは、スタック型強誘電体キャパシタに
おいて、下部電極を構成するPt膜は酸素を容易に透過し
てしまうので、ＰＺＴなどからなる強誘電体薄膜の結晶
化工程における高温酸素熱処理の際に、Pt膜の下のTi膜
とその下のタングステンよりなる導電性プラグを酸化し
て高抵抗化するからである。

【００１７】そのため、スタック型強誘電体キャパシタ
の下部電極構造としては、Pt/Ir 、Pt/IrO₂/Ir、IrO₂/I
r 、Irなど、導電性プラグと接触する部分にIrを擁する
構造を取ることが多い。これは、Irが酸素透過バリアと
して働き、導電性プラグの酸化を防止する能力を有する
ためである。

【００１８】

【発明が解決しようとする課題】しかし、Ir膜は、Pt膜
と同様に層間絶縁膜であるSiO₂膜との密着性があまり良
くない。

【００１９】これに対して、Ir膜と層間絶縁膜の間にTi
膜を形成することも考えられる。この場合、Ti膜は、Ir
膜に覆われているので、その上のＰＺＴ強誘電体膜を結
晶化するための酸素アニール時においては酸化されな
い。しかし、下部電極膜と誘電体膜と上部電極膜をパタ
ーニングしてキャパシタを形成した後には、下部電極の
側面からTi膜が露出するために、その後の酸素アニール
の際には下部電極のTi膜が横方向から酸化されてしまい
抵抗が上昇してしまう。Tiの酸化温度は約３５０℃と低
い。

【００２０】また、Ti膜の代わりに、Ti膜よりも耐酸化
性の高いTiN 膜を用いることも考えられるが、キャパシ
タを構成する強誘電体膜を酸素雰囲気でアニールする場
合の加熱温度には耐えられずに酸化されてしまう。

【００２１】さらに、キャパシタ直下の導電性プラグ自
体を耐酸化性の高い材料、例えば多結晶シリコン又はイ
リジウムから構成することも考えられる。しかし、シリ
コンを導電性プラグ材料として採用する場合には、シリ
コン原子が下部電極のIr膜やPt膜の中を拡散して強誘電
体膜の結晶性を悪くするおそれもある。

【００２２】本発明の目的は、絶縁膜のホール内の導電
性プラグとの接続を良好に保ちながら絶縁膜との密着性
を良くする導電パターンを備えた半導体装置及びその製
造方法を提供することにある。

【００２３】

【課題を解決するための手段】上記した課題は、半導体
基板の上に形成された絶縁膜と、前記絶縁膜に形成され
たホールと、前記ホール内に形成された第１金属膜から
なる導電性プラグと、前記導電性プラグに接続され且つ
前記絶縁膜上でシリコン膜と第２金属膜の熱反応によっ
て形成されたシリサイド膜と、該シリサイド膜上に形成
された第３金属膜とを含む導電パターンとを有すること
を特徴とする半導体装置によって解決される。この場
合、前記導電パターンを強誘電体又は高誘電体キャパシ
タの下部電極としてもよい。

【００２４】上記した課題は、半導体基板上の絶縁膜の
上にシリコン膜を形成する工程と、前記シリコン膜上に
第１金属膜を形成する工程と、前記金属膜の上に第２金
属膜を形成する工程と、前記シリコン膜と前記第１金属
膜を加熱することによりシリサイド膜を形成する工程
と、前記第２金属膜と前記シリサイド膜をパターニング
することにより導電パターンを形成する工程とを有する
ことを特徴とする半導体装置の製造方法により解決され
る。その導電パターンの形成工程は、強誘電体又は高誘
電体キャパシタの下部電極の形成工程であってもよい。

【００２５】なお、上記したシリサイド膜は、例えばチ
タンシリシリサイド膜、イリジウムシリサイド及びチタ
ンシリサイド合金膜又はIr-Si-O-N 膜のいずれかであ
る。

【００２６】本発明によれば、キャパシタの下部電極に
用いられる導電パターンのうち絶縁膜との密着層として
絶縁膜の上でシリコン膜と下側金属膜との熱反応により
形成したシリサイド膜、例えばチタンシリサイド膜を用
いている。シリサイド膜は、SiO₂などの絶縁膜との密着
性が良いので、導電パターンの絶縁膜からの剥離が防止
される。

【００２７】また、シリコン膜と下側金属膜と上側金属
膜を順次成膜してから、シリコン膜と下側金属膜を熱反
応によりシリサイド化しているため、上側金属膜には、
その下の下側金属膜の面配向に従った面配向が強く現れ
るので、上側金属膜の上に強誘電体又は高誘電体の誘電
体膜を形成することにより、誘電体膜の膜質が向上され
る。

【００２８】例えば、Si層、Ti層、Ir層を順次成膜して
Ir/Ti/Si構造を形成してから、シリサイド化処理を行っ
ているため、Ir膜は、その下のTi膜の（００２）面の配
向性を利用して（１１１）面の配向を強くし、その状態
を維持することが可能である。これにより、Ir膜の上に
形成されるＰＺＴ誘電体膜の（１１１）面の配向強度も
増すことが期待できる。なお、Ir膜の上にPt膜、IrO _x
膜、ＳＲＯ膜のいずれかを形成してその上に誘電体膜を
形成しても誘電体膜の（１１１）面に配向し易くなる。

【００２９】さらに、絶縁膜に形成され且つ導電パター
ンに下から接続される導電性プラグを例えばタングステ
ンから構成することにより、下部電極形成のために絶縁
膜上に成長されるSi膜と導電性プラグの構成金属膜との
反応をそれらの界面のみに抑え、基板を構成するSiが下
部電極を構成するIrやPt等に拡散することを抑えること
が可能となる。

【００３０】しかも、シリサイド膜は酸化されにくいの
で、その後の酸化工程における耐酸化性に優れており、
キャパシタ下部電極となる導電パターンの高抵抗化が防
止される。

【００３１】

【発明の実施の形態】以下に本発明の実施形態を図面に
基づいて説明する。

【００３２】図２〜図５は、本発明の実施形態に係る半
導体装置の製造工程を示す断面図である。

【００３３】まず、図２(a) に示す断面構造を得るまで
の工程を説明する。

【００３４】図２(a) に示すように、ｎ型又はｐ型のシ
リコン（半導体）基板１のトランジスタ形成領域の周囲
にフォトリソグラフィー法により素子分離用溝を形成し
た後に、素子分離用溝の中に酸化シリコン(SiO₂)を埋め
込んで素子分離絶縁膜２を形成する。そのような構造の
素子分離絶縁膜２は、ＳＴＩ(Shallow Trench Isolatio
n)と呼ばれる。なお、ＬＯＣＯＳ（Local Oxidation of
Silicon）法により形成した絶縁膜を素子分離絶縁膜と
して採用してもよい。

【００３５】続いて、シリコン基板１のトランジスタ形
成領域にｐ型不純物を導入してｐウェル１ａを形成す
る。さらに、シリコン基板１のトランジスタ形成領域表
面を熱酸化して、ゲート絶縁膜３となるシリコン酸化膜
を形成する。

【００３６】次に、シリコン基板１の上側全面に非晶質
又は多結晶のファスシリコン膜及びタングステンシリサ
イド膜を順次形成し、これらのシリコン膜及びタングス
テンシリサイド膜をフォトリソグラフィ法によりパター
ニングして、ゲート電極４ａ，４ｂを形成する。

【００３７】なお、１つのｐウェル１ａ上には２つのゲ
ート電極４ａ，４ｂが並列に形成され、それらのゲート
電極４ａ，４ｂはワード線の一部を構成する。

【００３８】次に、ｐウェル１ａのうちゲート電極４
ａ，４ｂの両側にｎ型不純物をイオン注入してソース／
ドレインとなる第１〜第３のｎ型不純物拡散領域５ａ〜
５ｃを形成する。

【００３９】さらに、ＣＶＤ法により絶縁膜、例えば酸
化シリコン（SiO₂）膜をシリコン基板１の全面に形成し
た後に、その絶縁膜をエッチバックしてゲート電極４
ａ，４ｂの両側部分に絶縁性のサイドウォールスペーサ
６として残す。

【００４０】続いて、ゲート電極４ａ，４ｂとサイドウ
ォールスペーサ６をマスクに使用して、第１〜第３のｎ
型不純物拡散領域５ａ〜５ｃに再びｎ型不純物をイオン
注入することにより、第１〜第３のｎ型不純物拡散領域
５ａ〜５ｃをＬＤＤ構造にする。

【００４１】なお、１つのトランジスタ形成領域におけ
る２つのゲート電極４ａ，４ｂの間の第１のｎ型不純物
拡散領域５ａはビット線に電気的に接続され、トランジ
スタ形成領域の両端側の第２、第３のｎ型不純物拡散領
域５ｂ，５ｃはキャパシタの下部電極に電気的に接続さ
れる。

【００４２】以上の工程により、ｐウェル１ａにはゲー
ト電極４ａ，４ｂとＬＤＤ構造のｎ型不純物拡散層５ａ
〜５ｃを有する２つのＭＯＳトランジスタＴ₁ ，Ｔ₂ が
形成される。

【００４３】次に、ＭＯＳトランジスタＴ₁ ，Ｔ₂ を覆
うカバー絶縁膜７として約２００ｎｍの厚さの酸窒化シ
リコン（SiON）膜をプラズマＣＶＤ法によりシリコン基
板１の全面に形成する。その後、ＴＥＯＳガスを用いる
プラズマＣＶＤ法により、膜厚１．０μｍ程度の酸化シ
リコン（SiO₂）を第１層間絶縁膜８としてカバー膜７の
上に形成する。

【００４４】続いて、第１層間絶縁膜８の緻密化処理と
して、例えば常圧の窒素雰囲気中で第１層間絶縁膜８を
７００℃の温度で３０分間熱処理する。その後に、第１
層間絶縁膜８の上面を化学機械研磨（ＣＭＰ）法により
平坦化する。

【００４５】次に、図２(b) に示す構造を形成するまで
の工程を説明する。

【００４６】まず、フォトリソグラフィ法によりカバー
絶縁膜７と第１層間絶縁膜８をパターニングして、第１
の不純物拡散領域５ａに到達する深さの第１のコンタク
トホール８ａを形成する。その後、第１層間絶縁膜８上
面とコンタクトホール８ａ内面に、グルー膜として膜厚
３０ｎｍのチタン（Ti）膜と膜厚５０ｎｍの窒化チタン
（TiN ）膜をスパッタ法により順に形成する。さらに、
WF₆ を用いるＣＶＤ法によってタングステン（Ｗ）膜を
TiN 膜上に成長して第１のコンタクトホール８ａ内を完
全に埋め込む。

【００４７】続いて、Ｗ膜、TiN 膜及びTi膜をＣＭＰ法
により研磨して第１層間絶縁膜８の上面上から除去す
る。第１のコンタクトホール８ａ内に残されたタングス
テン膜、TiN 膜及びTi膜は第１導電性プラグ９として使
用される。

【００４８】その後に、図２(c) に示すように、第１層
間絶縁膜８上と第１導電性プラグ９上に、膜厚１００ｎ
ｍの窒化シリコン(Si₃N₄）よりなる酸化防止絶縁膜１０
ａと膜厚１００ｎｍのSiO₂よりなる下地絶縁膜１０ｂを
プラズマＣＶＤ法により順に形成する。そのSiO₂膜はＴ
ＥＯＳを用いてプラズマＣＶＤにより成長される。酸化
防止絶縁膜１０は、後のアニール等による熱処理の際に
プラグ９が異常酸化してコンタクト不良を起こさないよ
うにするために形成され、その膜厚を例えば７０ｎｍ以
上にすることが望ましい。

【００４９】次に、レジストパターン（不図示）を用い
て、酸化防止絶縁膜１０ａ、下地絶縁膜１０ｂ及び第１
層間絶縁膜８をエッチングすることによって、図３(a)
に示すように、第２及び第３のコンタクトホール８ｂ，
８ｃを第２及び第３の不純物拡散領域５ｂ，５ｃの上に
形成する。

【００５０】さらに、下地絶縁膜１０ｂ上面と第２、第
３のコンタクトホール８ｂ，８ｃ内面に、グルー膜とし
て膜厚３０ｎｍのTi膜と膜厚５０ｎｍのTiN 膜をスパッ
タ法により順に形成する。さらに、ＣＶＤ法によりＷ膜
をTiN 膜上に成長して第２、第３のコンタクトホール８
ｂ，８ｃ内を完全に埋め込む。

【００５１】続いて、図３(b) に示すように、Ｗ膜、Ti
N 膜及びTi膜をＣＭＰ法により研磨して下地絶縁膜１０
ｂの上面上から除去する。これにより第２、第３のコン
タクトホール８ｂ，８ｃ内に残されたタングステン膜、
TiN 膜及びTi膜をそれぞれ第２、第３導電性プラグ１１
ａ，１１ｂとする。

【００５２】次に、図３(c) に示す構造を形成するまで
の工程を説明する。

【００５３】まず、第２、第３導電性プラグ１１ａ，１
１ｂ上と下地絶縁膜１０ｂ上に、ポリシリコン膜１２ａ
を熱ＣＶＤ法により例えば５０ｎｍの厚さに形成する。
この場合、ポリシリコン膜１２ａに、不純物拡散領域５
ｂ，５ｃと同じ導電型の不純物、例えば燐をドープする
ことが好ましく、シラン(SiH₄)とホスフィン(PH₃）を用
いて成長される。ｎ型不純物として砒素又はアンチモン
を採用してもよい。また、不純物拡散領域がｐ型の場合
にはホウ素などを採用する。

【００５４】なお、ポリシリコン膜１２ａの代わりにア
モルファスシリコン膜を形成してもよい。

【００５５】続いて、チタン（Ti）膜１２ｂをポリシリ
コン膜１２ａの上に形成する。チタン膜１２ｂは、例え
ばＤＣスパッタ装置を用いてパワー１kW、基板温度２０
℃、アルゴンガスを２５sccmで成膜室内に導入する条件
で、ポリシリコン膜１２ａの膜厚の０．６〜１．０倍の
膜厚、例えば３０〜５０ｎｍに形成される。

【００５６】さらに、イリジウム（Ir）膜１３をTi膜１
２ｂの上に形成する。Ir膜１３は、例えばＤＣスパッタ
装置を用いてパワー０．３kW、基板温度５００℃、アル
ゴンガスを１９９sccmで成膜室内に導入する条件で例え
ば１６０ｎｍの厚さに形成される。

【００５７】次に、図４(a) に示すように、Ir膜１３、
Ti膜１２ｂ及びポリシリコン膜１２ａが形成された状態
のシリコン基板１をＲＴＡ(rapid thermal anealling)
装置のチャンバ内に入れて、７００〜８００℃で６０〜
９０秒間、アルゴンなどの不活性ガス雰囲気中で熱処理
することによりイリジウム膜１３の下のポリシリコン膜
１２ａとチタン膜１２ｂを反応させてシリサイド膜１２
を形成する。この場合には、酸素透過防止能力のあるイ
リジウム膜１３がチタン膜１２ｂの上に形成されている
ので、その熱処理は酸素含有雰囲気中で行ってもチタン
膜１２ｂが酸化するおそれがない。これにより、シリサ
イド膜１２とイリジウム膜１３により第１導電膜１５が
構成される。

【００５８】なお、シリサイド膜１２の下に未反応のポ
リシリコン膜１２ａが薄く残されてもよい。これは、後
述するパターニングによってシリサイド膜１２とポリシ
リコン膜１２ａがキャパシタ下部電極の形状になった場
合に、シリコン膜１２が側面から酸化されても第２及び
第３導電性プラグ１１ａ，１１ｂの上に到達しない程度
であれば、ポリシリコン膜１２ａがキャパシタ下部電極
と第２及び第３導電性プラグ１１ａ，１１ｂを電気的に
導通させることができるからである。

【００５９】次に、図４(b) に示すように、第１導電膜
１５上に、強誘電体膜１６として例えば膜厚１００ｎｍ
のＰＺＴ（Pb(Zr _x ，Ti_1-x )O₃ ）膜をスパッタ法によ
り形成する。強誘電体膜１６の形成方法は、その他に、
ＭＯＤ(metal organic deposition)法、ＭＯＣＶＤ( 有
機金属ＣＶＤ）法、ゾル・ゲル法などがある。また、強
誘電体膜１６の材料としては、ＰＺＴの他に、ＰＬＣＳ
ＺＴ、ＰＬＺＴのような他のＰＺＴ系材料や、SrBi₂Ta₂
O₉、SrBi₂(Ta,Nb)₂O₉ 等のBi層状構造化合物材料、その
他の金属酸化物強誘電体であってもよい。また、高誘電
体キャパシタを形成しようとする場合には、強誘電体の
代わりに、Ba_z Sr_1-x TiO₃、SrTiO₃、ＰＬＺＴなどの高
誘電体膜が形成される。

【００６０】続いて、酸素雰囲気中で強誘電体膜１６を
アニールにより結晶化する。アニールとして、例えばア
ルゴンと酸素の混合ガス雰囲気中で基板温度６００℃、
時間９０秒の条件を第１ステップ、酸素雰囲気中で基板
温度７５０℃、時間６０秒の条件を第２ステップとする
２ステップのＲＴＡ処理を採用する。

【００６１】さらに、強誘電体膜１６の上に、第２導電
膜１７として例えば膜厚２００ｎｍの酸化イリジウム(I
rO₂)をスパッタ法により形成する。

【００６２】この後に、第２導電膜１７上に、ハードマ
スク１８としてTiN 膜とSiO₂膜を順に形成する。そのハ
ードマスク１８は、フォトリソグラフィー法により第２
及び第３導電性プラグ１１ａ，１１ｂの上方にキャパシ
タ平面形状となるようにパターンされる。

【００６３】次に、図５(a) に示すように、ハードマス
ク１８に覆われない領域の第２導電膜１７、強誘電体膜
１６、第１導電膜１５を順次エッチングする。

【００６４】これにより、下地絶縁膜１０ｂの上には、
第１導電膜１５よりなる下部電極１５ａと、強誘電体膜
１６よりなる誘電体膜１６ａと、第２導電膜１７よりな
る上部電極１７ａが形成される。そして、上部電極１７
ａと誘電体膜１６ａと下部電極１５ａによりキャパシタ
Ｑが形成される。

【００６５】そして、トランジスタ形成領域において、
１つの下部電極１５ａは第２導電性プラグ１１ａを介し
て第２不純物拡散領域５ｂに電気的に接続され、また、
別の下部電極１５ａは第３導電性プラグ１１ｂを介して
第３不純物拡散領域５ｃに電気的に接続される。

【００６６】その後に、ハードマスク１８を除去する。

【００６７】続いて、エッチングによる強誘電体膜１６
のダメージを回復するために、回復アニールを行う。こ
の場合の回復アニールは、例えば、基板温度６５０℃、
６０分間の条件で酸素雰囲気中で行われる。

【００６８】この場合、下部電極１５ａ中には酸化しや
すいチタン膜１２ｂが存在せず、酸素雰囲気中でのアニ
ールにより下部電極１５ａが酸化されることはない。

【００６９】次に、図５(b) に示すように、キャパシタ
Ｑを覆う保護膜１９として膜厚５０ｎｍのアルミナをス
パッタにより基板上に形成した後に、酸素雰囲気中で６
５０℃で６０分間の条件でキャパシタＱをアニールす
る。この保護膜１９は、プロセスダメージからキャパシ
タＱを保護するものである。

【００７０】その後、ＴＥＯＳガスを用いるプラズマＣ
ＶＤ法により、第２層間絶縁膜２０として膜厚１．０μ
ｍ程度の酸化シリコン（SiO₂）を保護膜１９上に形成す
る。さらに、第２層間絶縁膜２０の上面をＣＭＰ法によ
り平坦化する。この例では、ＣＭＰ後の第２層間絶縁膜
２０の残りの膜厚は、キャパシタＱの上部電極１７ａ上
で３００ｎｍ程度とする。

【００７１】次に、レジストマスク（不図示）を用いて
第２層間絶縁膜２０、保護膜１９、酸化防止絶縁膜１０
ａ及び下地絶縁膜１０ｂを選択的にエッチングすること
により、図６(a) に示すように、第１導電プラグ９の上
にホール２０ａを形成する。そのエッチング後には、強
誘電体膜１６をダメージから回復させるために、例えば
酸素雰囲気にて基板温度を５５０℃として６０分間のア
ニールを施す。

【００７２】さらに、ホール２０ａ内と第２層間絶縁膜
２０上に、グルー膜として膜厚３０ｎｍのTi膜と膜厚５
０ｎｍのTiN 膜をスパッタ法により順に形成する。さら
に、ＣＶＤ法によりＷ膜をグルー層上に成長するととも
にホール２０ａ内を完全に埋め込む。

【００７３】続いて、Ｗ膜、TiN 膜及びTi膜をＣＭＰ法
により研磨して第２層間絶縁膜２０の上面上から除去す
る。そして、ホール２０ａ内に残されたタングステン膜
及びグルー層を、第４導電性プラグ２１とする。この第
４導電性プラグ２１は、第１導電性プラグ９を介して第
１不純物拡散領域５ａに電気的に接続される。

【００７４】次に、図６(b) に示す構造を形成するまで
の工程を説明する。

【００７５】まず、第４導電性プラグ２１上と第２層間
絶縁膜２０上に、第２の酸化防止膜（不図示）としてSi
ON膜をＣＶＤ法により形成する。さらに、第２の酸化防
止膜（不図示）と第２層間絶縁膜２０をフォトリソグラ
フィー法によりパターニングしてキャパシタＱの上部電
極１７ａ上にコンタクトホール２０ｂを形成する。

【００７６】コンタクトホール２０ｂを形成することに
よりダメージを受けたキャパシタＱはアニールによって
回復される。そのアニールは、例えば酸素雰囲気中で基
板温度５５０℃として６０分間行われる。

【００７７】その後に、第２層間絶縁膜２０上に形成さ
れた酸化防止膜をエッチバックによって除去するととも
に、第４導電性プラグ２１の表面を露出させる。

【００７８】次に、キャパシタＱの上部電極１７ａ上の
コンタクトホール２０ｂ内と第２層間絶縁膜２０の上に
多層金属膜を形成する。その後に、多層金属膜をパター
ニングすることにより、コンタクトホール２０ｂを通し
て上部電極１７ａに接続される一層目金属配線２１ａと
第４導電性プラグ２１に接続される導電性パッド２１ｂ
を形成する。その多層金属膜として、例えば、膜厚６０
ｎｍのTi、膜厚３０ｎｍのTiN 、膜厚４００ｎｍのAl-C
u 、膜厚５ｎｍのTi、及び膜７０ｎｍのTiN を順に形成
する。

【００７９】なお、多層金属膜のパターニング方法とし
て、多層金属膜の上に反射防止膜を形成し、さらに反射
防止膜上にレジストを塗布した後に、レジストを露光、
現像して配線形状等のレジストパターンを形成し、その
レジパターンを用いてエッチングする方法を採用する。

【００８０】さらに、第２層間絶縁膜２０、一層目金属
配線２１ａ及び導電性パッド２１ｂの上に第３層間絶縁
膜２２を形成する。続いて、第３層間絶縁膜２２をパタ
ーニングして導電性パッド２１ｂの上にホール２２ａを
形成し、そのホール２２ａ内に下から順にTi膜、TiN 膜
及びＷ膜からなる第５導電性プラグ２３を形成する。

【００８１】その後に、特に図示しないが、ビット線を
含む二層目配線を第３層間絶縁膜上に形成する。そのビ
ット線は、第５導電性プラグ２３、導電性パッド２１
ｂ、第４導電性プラグ２１及び第１導電性プラグ９を介
して第１不純物拡散領域５ａに電気的に接続される。そ
れに続いて、二層目配線層を覆う絶縁膜等が形成される
が、その詳細は省略する。

【００８２】以上の工程は、ＦｅＲＡＭのメモリセル領
域の形成工程である。次に、キャパシタの下部電極とな
る第１導電膜１５を構成するシリサイド膜１２について
説明する。

【００８３】チタンシリサイド膜１２は、ポリシリコン
膜１２ａとチタン膜１２ｂとの熱反応によって形成して
いるが、ポリシリコン膜１２ａとチタン膜１２ｂの互い
の膜厚には最適膜厚が存在する。図７は、キャパシタの
上部電極と下部電極に印加する電圧を±１．８Ｖにした
場合に、シリコン膜に対するチタン膜の膜厚比（Ti／Si
比）とキャパシタの分極電荷量Ｑ_swの関係を示してい
る。

【００８４】図７によれば、分極電荷量Ｑ_swを大きくす
るためには、Ti／Si比に最適な範囲が存在し、その範囲
よりも大きくても小さくてもＱ_swが下がることがわかっ
た。図７によれば、Ti／Si比の最適値は０．６〜１．０
の範囲にあった。

【００８５】次に、SiO₂よりなる絶縁膜の上にキャパシ
タの下部電極としてイリジウム膜を形成したIr／SiO2構
造としたキャパシタを第１試料として形成した。まｔ、
SiO₂よりなる絶縁膜の上にキャパシタの下部電極として
シリコン膜、チタン膜及びイリジウム膜を順に形成した
Ir/Ti/Si/SiO₂ 構造であってチタン膜とシリコン膜を反
応させてチタンシリサイド膜にした構造のキャパシタを
第２試料として形成した。さらに、SiO₂よりなる絶縁膜
の上にキャパシタの下部電極としてチタンシリサイド
膜、イリジウム膜を順に形成したIr/TiSi _x /SiO₂ 構造
のキャパシタを第３試料として形成した。なお、第３試
料中のIr/TiSi _x /SiO₂ 構造中のTiSi_x は、ＣＶＤ法に
より形成された膜である。

【００８６】それぞれの下部電極の初期構造の違いによ
るキャパシタのＱ_swを調べたところ図８に示すような結
果が得られた。

【００８７】図８によれば、第２試料のキャパシタの分
極電荷量Ｑ_swは、第１試料のキャパシタの分極電荷量Ｑ
_swよりも大きくなり、第３試料のキャパシタの分極電荷
量Ｑ _swよりも小さくなった。例えば、シリコン膜とチタ
ン膜との絶縁膜上でのシリサイド化によって得られたIr
/TiSi _x /SiO₂ 構造の下部電極を有するキャパシタは、
ＣＶＤにより得られたIr/TiSi _x /SiO₂ 構造の下部電極
を有するキャパシタに比べてＱ_swが約２倍程度となって
いる。

【００８８】これは、シリサイド化される前のTi膜１２
ｂは（００２）面に配向し、そのTi膜の上のIr膜１３は
（１１１）面の配向が大きくなるが、ポリシリコン膜１
２ａとTi膜１２ｂの反応によりシリサイド膜１２が形成
されても、Ir膜１３の配向は殆ど変わらないので、シリ
サイド膜１２の形成後にIr膜１３上に形成されるＰＺＴ
膜の膜質が良くなるからである、と考えられる。

【００８９】これに対して、初期状態からシリサイド化
されているTiSi_x 膜の上に形成されたIr膜は（１１１）
面に配向しにくく、このIr膜の上に形成されたＰＺＴ膜
の膜質が良くならないからである。

【００９０】なお、（１１１）面の配向の良否は、θス
キャンの半値幅を測定して比較した得た結果である。

【００９１】次に、チタンシリサイドの耐酸化性につい
て説明する。

【００９２】図９は、シリコン基板上に酸化シリコン膜
とチタンシリサイド膜を順に形成した試料をファーネス
内に入れ、８００℃の温度で３０分間の条件で酸素雰囲
気中で加熱した後のオージェ電子分光（ＡＥＳ）分析結
果を示している。この場合、チタンシリサイドの膜厚を
５０ｎｍとした。図９によれば、８００℃の熱処理にお
いて、チタンシリサイド膜への酸素の侵入深さは３０ｎ
ｍ程度に抑えられており、チタンシリサイド膜の耐酸化
性は良好であった。ＦｅＲＡＭにおいて、キャパシタＱ
の形成後での加熱温度は高くても６５０℃程度であり、
実際にはチタンシリコン膜の実質的に酸化は進まない。

【００９３】ところで、上記した導電性プラグ１１ａ．
１１ｂの材料としてタングステン（Ｗ）を選択すること
により、Si膜１２ａとタングステンの導電性プラグ１１
ａ．１１ｂとの反応をそれらの界面のみに抑えるている
ので、シリコン基板１を構成するSiが、Ir膜やPt膜等か
らなる下部電極１５ａ中への拡散することを抑えること
ができる。

【００９４】また、シリコンを含む下地絶縁膜１０ｂの
上に形成されるシリコン膜１２ａ又はシリサイド膜１２
はその絶縁膜１０ｂと良好に密着するので、シリコン膜
１２ａ又はシリサイド膜１２を有する下部電極１５ａが
絶縁膜１０ｂから剥離しにくくなる。

【００９５】上記した実施形態では、SiO₂よりなる下地
絶縁膜１０ｂの上に下部電極１５ａとなるIr/Ti/Si構造
を形成した後にTi膜１２ｂとSi膜１２ａを反応させるこ
とについて説明した。さらに、下部電極１５ａの初期状
態のIr/Ti/Si構造のうち下地絶縁膜１０ｂとの密着層と
なるTi/Si 部分をTi/Ir/SiとするIr/Ti/Ir/Si構造であ
っても同様な効果が得られる。この場合、下部電極の初
期状態であるIr/Ti/Ir/Si 構造を絶縁膜上に形成した後
に不活性ガス雰囲気中で加熱すると、酸化されにくいIr
/TiSi _x /IrSi _x 構造を有する下部電極が形成される。

【００９６】なお、下部電極１５ａは、Ir-Si-O-N 膜で
あってもよい。

【００９７】また、下部電極１５ａを構成するIr膜１３
の上であって強誘電体膜１６の下地金属膜として、Pt
膜、IrO₂膜、ＳＲＯ（SrRuO₃）膜などの他の金属材料や
導電性酸化物材料を成膜したり、それらの積層物を成膜
したりしても良い。

【００９８】なお、上記した実施形態において説明した
下部電極１５ａを構成する多層構造導電膜をキャパシタ
形成領域以外において配線や導電性パッドなどの導電パ
ターンとして用いてもよい。 （付記１）半導体基板の上に形成された絶縁膜と、前記
絶縁膜に形成されたホールと、前記ホール内に形成され
た第１金属膜からなる導電性プラグと、前記導電性プラ
グに接続され且つ前記絶縁膜上でシリコン膜と第２金属
膜の熱反応によって形成されたシリサイド膜と、該シリ
サイド膜上に形成された第３金属膜とを含む導電パター
ンとを有することを特徴とする半導体装置。 （付記２）前記シリサイド膜と前記第３金属膜を有する
前記導電パターンから構成される下部電極と、前記下部
電極上に形成される強誘電体又は高誘電体からなる誘電
体膜と、前記誘電体膜上に形成された上部電極とからな
るキャパシタが前記絶縁膜上に形成されていることを特
徴とする付記１に記載の半導体装置。 （付記３）前記第３金属膜は、プラチナ膜とイリジウム
膜の少なくとも一方であることを特徴とする付記２に記
載の半導体装置。 （付記４）前記イリジウム膜の上にはプラチナ膜、酸化
イリジウム膜、ＳＲＯ膜のいずれかが形成されているこ
とを特徴とする付記３に記載の半導体装置。 （付記５）前記シリサイド膜は、チタンシリシリサイド
膜、イリジウムシリサイド及びチタンシリサイド合金
膜、Ir-Si-O-N 膜のいずれかであることを特徴とする付
記１乃至付記５のいずれかに記載の半導体装置。 （付記６）前記チタンシリサイド膜は、TiSi_x （ｘ＝１
〜２）で表されることを特徴とする付記５に記載の半導
体装置。 （付記７）チタンシリサイド膜と前記絶縁膜の間には不
純物がドープされたシリコン膜が存在することを特徴と
する付記２乃至付記６のいずれかに記載の半導体装置。 （付記８）前記誘電体膜は酸化物誘電体材料から形成さ
れていることを特徴とする付記２乃至付記７のいずれか
に記載の半導体装置。 （付記９）半導体基板上の絶縁膜の上にシリコン膜を形
成する工程と、前記シリコン膜上に第１金属膜を形成す
る工程と、前記金属膜の上に第２金属膜を形成する工程
と、前記シリコン膜と前記第１金属膜を加熱することに
よりシリサイド膜を形成する工程と、前記第２金属膜と
前記シリサイド膜をパターニングすることにより導電パ
ターンを形成する工程とを有することを特徴とする半導
体装置の製造方法。 （付記１０）前記シリサイド膜の下には、未反応の前記
シリコン膜が残されて且つパターニングされて前記導電
パターンの一部を構成することを特徴とする付記９に記
載の半導体装置の製造方法。 （付記１１）前記シリサイド膜を後であって前記導電パ
ターンを形成する前の工程において、前記第２金属膜の
上に強誘電体又は高誘電体からなる誘電体膜を形成する
工程と、前記誘電体膜の上に第３金属膜を形成する工程
と、前記第３金属膜をパターニングしてキャパシタ上部
電極を形成する工程と、前記誘電体膜をパターニングし
てキャパシタ誘電体膜を形成する工程と、前記第２金属
膜と前記シリサイド膜をパターニングすることによって
形成された前記導電パターンをキャパシタ下部電極とす
る工程とをさらに有することを特徴とする付記９乃至付
記１０のいずれかに記載の半導体装置の製造方法。 （付記１２）前記シリコン膜は不純物が含まれて形成さ
れ、前記シリサイド膜と前記絶縁膜の間には未反応膜と
して残されていることを特徴とする付記９乃至付記１１
のいずれかに記載の半導体装置の製造方法。

【００９９】

【発明の効果】以上述べたように本発明によれば、キャ
パシタの下部電極に用いられる導電パターンのうち絶縁
膜との密着層として絶縁膜の上でシリコン膜と下側金属
膜との熱反応によりシリサイド化したシリサイド膜を用
いたので、シリサイド膜を有する導電パターンを絶縁膜
から剥離することを防止できる。

【０１００】また、シリコン膜と下側金属膜と上側金属
膜を順次成膜してから、熱反応によりシリサイド化処理
を行っているため、上側金属膜には下側金属膜の面配向
を利用した面配向が強く現れるので、上側金属膜の上に
強誘電体又は高誘電体の誘電体膜を形成することによ
り、誘電体膜の膜質を向上できる。

【０１０１】さらに、絶縁膜に形成され且つ導電パター
ンに下から接続される導電性プラグを例えばタングステ
ンから構成することにより、下部電極形成のために絶縁
膜上に成長されるSi膜と導電性プラグの構成金属膜との
反応をそれらの界面のみに抑え、基板を構成するSiが下
部電極を構成するIrやPt等に拡散することを抑えること
が可能となる。

【０１０２】しかも、シリサイド膜は酸化され難いの
で、その後の酸化工程における耐酸化性に優れたものを
得ることができ、キャパシタ下部電極となる導電パター
ンの高抵抗化が防止される。

【図面の簡単な説明】

【図１】図１(a),(b) は、従来のキャパシタの形成工程
を示す断面図である。

【図２】図２(a) 〜(c) は、本発明の実施形態に係る半
導体装置の形成工程を示す断面図（その１）である。

【図３】図３(a) 〜(c) は、本発明の実施形態に係る半
導体装置の形成工程を示す断面図（その２）である。

【図４】図４(a) 〜(c) は、本発明の実施形態に係る半
導体装置の形成工程を示す断面図（その３）である。

【図５】図５(a) 〜(c) は、本発明の実施形態に係る半
導体装置の形成工程を示す断面図（その４）である。

【図６】図６(a) 〜(c) は、本発明の実施形態に係る半
導体装置の形成工程を示す断面図（その５）である。

【図７】図７は、本発明の実施形態に係るキャパシタ下
部電極の形成に用いられるシリサイド膜の元になるシリ
コン膜とチタン膜のTi／Si膜厚比と、そのようなシリサ
イド膜を持つ下部電極を有するキャパシタの分極電荷量
Ｑ_swとの関係を示す図である。

【図８】図８は、本発明の実施形態に係るキャパシタ用
の各種下部電極構造を用いたときの動作電圧に対する分
極電荷量Ｑ_swを示す図である。

【図９】図９は、本発明の実施形態に係るキャパシタ下
部電極を構成するチタンシリサイド層の耐酸化性調査結
果を示す図である。

【符号の説明】

１…シリコン（半導体）基板、２…素子分離絶縁膜、３
…ゲート絶縁膜、４ａ，４ｂ…ゲート電極、５ａ，５
ｂ，５ｃ…不純物拡散領域、６…サイドウォールスペー
サ、７…カバー絶縁膜、８…層間絶縁膜、９…導電性プ
ラグ、１０…酸化防止絶縁膜、１１ａ，１１ｂ…導電性
プラグ、１２ａ…ポリシリコン膜、１２ｂ…チタン膜、
１３…イリジウム膜、１５…第１導電膜、１５ａ…上部
電極、１６…強誘電体膜、１６ａ…誘電体膜、１７…第
２導電膜、１７ａ…上部電極、１８…ハードマスク、１
９…保護膜、２０…層間絶縁膜、２１…導電性プラグ、
２２…層間絶縁膜、２３…プラグ。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH04 HH25 HH27 HH28 HH31 JJ18 JJ19 JJ33 KK01 LL04 MM07 NN06 NN07 PP04 PP06 PP15 QQ31 QQ37 QQ48 QQ70 QQ74 QQ75 QQ82 RR04 RR06 RR08 SS04 SS11 SS15 TT08 VV10 VV16 XX14 XX20 5F083 FR02 JA02 JA05 JA14 JA15 JA17 JA19 JA32 JA33 JA35 JA36 JA37 JA38 JA39 JA43 MA05 MA06 MA17 MA20 NA01 PR22 PR33 PR34

Claims (5)

【特許請求の範囲】
1. 【請求項１】半導体基板の上に形成された絶縁膜と、 前記絶縁膜に形成されたホールと、 前記ホール内に形成された第１金属膜からなる導電性プ
   ラグと、 前記導電性プラグに接続され且つ前記絶縁膜上でシリコ
   ン膜と第２金属膜の熱反応によって形成されたシリサイ
   ド膜と、該シリサイド膜上に形成された第３金属膜とを
   含む導電パターンとを有することを特徴とする半導体装
   置。
2. 【請求項２】前記シリサイド膜と前記第３金属膜を有す
   る前記導電パターンから構成される下部電極と、前記下
   部電極上に形成される強誘電体又は高誘電体からなる誘
   電体膜と、前記誘電体膜上に形成された上部電極とから
   なるキャパシタが前記絶縁膜上に形成されていることを
   特徴とする請求項１に記載の半導体装置。
3. 【請求項３】前記シリサイド膜は、チタンシリシリサイ
   ド膜、イリジウムシリサイド及びチタンシリサイド合金
   膜、Ir-Si-O-N 膜のいずれかであることを特徴とする請
   求項１又は請求項２のいずれかに記載の半導体装置。
4. 【請求項４】半導体基板上の絶縁膜の上にシリコン膜を
   形成する工程と、 前記シリコン膜上に第１金属膜を形成する工程と、 前記金属膜の上に第２金属膜を形成する工程と、 前記シリコン膜と前記第１金属膜を加熱することにより
   シリサイド膜を形成する工程と、 前記第２金属膜と前記シリサイド膜をパターニングする
   ことにより導電パターンを形成する工程とを有すること
   を特徴とする半導体装置の製造方法。
5. 【請求項５】前記シリサイド膜を後であって前記導電パ
   ターンを形成する前の工程において、 前記第２金属膜の上に強誘電体又は高誘電体からなる誘
   電体膜を形成する工程と、 前記誘電体膜の上に第３金属膜を形成する工程と、 前記第３金属膜をパターニングしてキャパシタ上部電極
   を形成する工程と、 前記誘電体膜をパターニングしてキャパシタ誘電体膜を
   形成する工程と、 前記第２金属膜と前記シリサイド膜をパターニングする
   ことによって形成された前記導電パターンをキャパシタ
   下部電極とする工程とをさらに有することを特徴とする
   請求項４に記載の半導体装置の製造方法。