JP2004128406A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】ＣＯＰ型ＦｅＲＡＭセルのキャパシタ下のＷプラグの酸化を薄いバリア層で防止すること。
【解決手段】ＳｉＣ膜２１とＴｉＣ／ＴｉＳｉ層２６とからなる十数ｎｍ程度以下の積層膜で、Ｗプラグ２０の上面を覆う。
【選択図】 図５
【解決手段】ＳｉＣ膜２１とＴｉＣ／ＴｉＳｉ層２６とからなる十数ｎｍ程度以下の積層膜で、Ｗプラグ２０の上面を覆う。
【選択図】 図５
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に係わり、特に強誘電体材料または高誘電体材料を用いたキャパシタとその下に形成されたプラグとの接続部分の改良を図った半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
近年、強誘電体薄膜を利用した不揮発性メモリである強誘電体メモリの開発が進んでいる。強誘電体メモリのセルを微細化し、大容量化するためには、ＣＯＰ（Ｃａｐａｃｉｔｏｒ Ｏｎ Ｐｌｕｇ）構造が必須であると考えられている。
【０００３】
図１５に、従来のＣＯＰ構造を示す。図中、８１はシリコン基板、８２はＭＯＳトランジスタのソース／ドレイン拡散層、８３はシリコン酸化膜、８４はシリコン窒化膜、８５はタングステン（Ｗ）または多結晶シリコンからなるプラグ、８６は白金（Ｐｔ）からなるキャパシタ下部電極、８７はＰＺＴ（Ｐｂ（Ｚｒｘ Ｔｉ１−ｘＯ３ ）膜（キャパシタ誘電体膜）、８８はＰｔからなるキャパシタ上部電極をそれぞれ示している。
【０００４】
ＣＯＰ構造では、ＭＯＳトランジスタのソース／ドレイン拡散層８２に接続されたプラグ８５上にキャパシタが配置され、ＤＲＡＭのスタックトキャパシタの場合と同様にセルサイズを小さくすることができる。
【０００５】
この種のＣＯＰ構造のプロセスにおいては、プラグ８５を形成した後に、酸化性雰囲気下での熱処理が複数回行われる。その一つとして、アモルファスの形で形成されたＰＺＴ膜８７を結晶化するための６００℃程度以上の高温の熱処理がある。ＰＺＴ膜８７を結晶化する理由は、ＰＺＴ等の強誘電体材料は、アモルファスの状態では強誘電性を発現しないからである。
【０００６】
プラグ８５の形成後の酸化性雰囲気下での熱処理としては、その他に、キャパシタのインテグレーションプロセスにおけるＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）加工により生じたキャパシタのダメージ、すなわち全面に形成したＰＺＴ膜をＲＩＥ加工してＰＺＴ膜８７を形成したときにＰＺＴ膜８７に生じたダメージを回復するためや、ＲＩＥ加工用のＳｉＯ２ ハードマスクをＣＶＤ成膜する工程、層間絶縁膜をＣＶＤにて形成する時の還元性雰囲気、プラズマによるダメージを回復するための熱処理がある。
【０００７】
これらのＰＺＴ膜８７の結晶化やダメージ回復のための熱処理を酸化性雰囲気下で行う理由は、熱処理に伴うＰＺＴ膜８７の酸素欠損の発生を抑制するためである。
【０００８】
ここで、キャパシタ下部電極８６の材料であるＰｔは酸素バリア性がない。そのため、上記酸化性雰囲気下での熱処理において、プラグ８５の材料としてＷを用いた場合、キャパシタ下部電極８６を浸透した酸素によってプラグ８５が酸化され、Ｗ酸化物が形成される。これによりプラグ８５とキャパシタ下部電極８６との間のコンタクトが不良となったり、あるいはプラグ８５の体積膨張によってプラグ構造そのものが破壊され、キャパシタが剥がれてしまう。一方、プラグ８５の材料として多結晶Ｓｉを用いた場合にはＳｉ酸化物が形成されるため、同様にコンタクト不良が発生する。
【０００９】
そこで、ＴｉＡｌＮ、ＴｉＮまたはＴａＳｉＮ等からなるバリア層でプラグ８５の酸化を防止することが提案されている。しかし、この種のバリア層は膜厚が１００ｎｍ程度以上となり、微細化を妨げる要因となる。
【００１０】
このような問題は、プラグを形成した後にキャパシタを形成するというプロセスをとる、Ｔａ２ ０５ 、（Ｂａ，Ｓｒ）Ｔｉ０３ 等の高誘電体材料をキャパシタ誘電体膜に使用したスタック型ＤＲＡＭにも存在する。
【００１１】
【発明が解決しようとする課題】
上述の如く、強誘電体メモリのセルを微細化し、大容量化するためには、ＣＯＰ構造が必須であると考えられている。ＣＯＰ構造のプロセスにおいては、強誘電体材料からなるキャパシタ誘電体膜の結晶化やダメージ回復を目的とした酸化性雰囲気下での熱処理が行われる。しかし、この種の熱処理によってプラグが酸化されてコンタクト不良が発生する。このようなコンタクト不良を防止するために、ＴｉＡｌＮ、ＴｉＮまたはＴａＳｉＮ等からなるバリア層でプラグの酸化を防止することが提案されているが、この種のバリア層は厚いため、微細化を妨げる要因となる。
【００１２】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、導電性プラグ／電極構造を形成した後、酸化性雰囲気下での熱処理を必要とする場合における上記導電性プラグの酸化を、微細化の妨げを招かずに、効果的に防止できる半導体装置およびその製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば下記の通りである。すなわち、上記目的を達成するために、本発明に係る半導体装置は、半導体基板上に設けられた導電性プラグと、前記導電性プラグ上に設けられた炭化珪素膜と、前記炭化珪素膜上に設けられ、金属炭化物を含む金属化合物膜と、前記金属化合物膜上に設けられた電極とを備えていることを特徴とする。
【００１４】
また、本発明に係る他の半導体装置は、半導体基板上に設けられた導電性プラグと、前記導電性プラグ上に設けられた炭化珪素膜と、前記炭化珪素膜上に設けられ、金属炭化物を含む金属化合物膜と、前記金属化合物膜上に設けられたキャパシタ下部電極と、前記キャパシタ下部電極上に設けられた強誘電体材料または高誘電体材料を主成分とするキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に設けられたキャパシタ上部電極とを備えていることを特徴とする。
【００１５】
本発明に係る半導体装置の製造方法は、半導体基板上に導電性プラグを形成する工程と、前記導電性プラグの上面を覆う炭化珪素膜を形成する工程と、前記炭化珪素膜上に第１の金属膜を形成する工程と、前記第１の金属膜上に第２の金属膜を形成する工程と、前記第２の金属膜上に強誘電体材料または高誘電体材料を主成分とする誘電体膜を形成する工程と、酸化性雰囲気中での熱処理により、前記炭化珪素膜上に、前記第１の金属膜の構成金属と炭素との金属炭化物を含む金属化合物膜を形成する工程とを有することを特徴とする。
【００１６】
本発明によれば、薄くても高い酸素拡散抑止効果を有する、炭化珪素膜と金属炭化物を含む金属化合物膜との積層膜を、導電性プラグのバリア層として使用することにより、導電性プラグ／電極構造を形成した後、酸化性雰囲気下での熱処理を必要とする場合における上記導電性プラグの酸化を、微細化の妨げを招かずに、効果的に防止することができる。
【００１７】
本発明の上記ならびにその他の目的と新規な特徴は、本明細書の記載および添付図面によって明らかになるであろう。
【００１８】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施形態を説明する。
【００１９】
（第１の実施形態）
図１〜図５は、本発明の第１の実施形態に係るＣＯＰ型ＦｅＲＡＭセルの製造工程を示す断面図である。
【００２０】
本実施形態では、キャパシタ下にＷプラグが設けられ、Ｗプラグとキャパシタ下部電極（イリジウム膜）との間に、薄い炭化珪素膜と薄い窒化チタン膜との積層膜（バリア層）が設けられたＣＯＰ型ＦｅＲＡＭセルについて説明する。
【００２１】
まず、図１（ａ）に示すように、ｐ型シリコン基板１の表面に浅い溝２を形成し、続いて溝２内にＳｉＯ２ 膜等の絶縁膜３を埋め込むことで、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）による素子分離を行う。
【００２２】
次に、図１（ｂ）に示すように、スイッチ動作を行うためのＭＯＳトランジスタ４を形成する。ＭＯＳトランジスタ４は、例えば以下のプロセスにより形成する。
【００２３】
まず、ｐ型シリコン基板１の露出表面に厚さ６ｎｍ程度の薄いシリコン酸化膜（ゲート絶縁膜）５を例えば熱酸化により形成し、次に、砒素をドープした高不純物濃度のｎ型多結晶シリコン膜６を全面に形成し、続いて、ｎ型多結晶シリコン膜６上にタングステンシリサイド膜７、シリコン窒化膜（ゲート上部絶縁膜）８を順次形成する。しかる後、シリコン窒化膜８、タングステンシリサイド膜７およびｎ型多結晶シリコン膜６を通常の光フォトリソグラフィとＲＩＥとにより加工し、ゲート電極９を形成する。
【００２４】
次に、ゲート上部絶縁膜８をマスクにしてｎ型不純物を基板表面にイオン注入し、続いてｎ型不純物の活性化アニールを行って、エクステンション（浅いソース／ドレイン拡散層）１０を形成する。なお、上記活性化アニールは、次工程のソース／ドレイン拡散層１２を形成するときの活性化アニールで代用することで省くことが可能である。
【００２５】
次に、ゲート側壁絶縁膜（スペーサ）１１となるシリコン窒化膜をゲート電極９の側面を覆うように全面に形成し、続いてＲＩＥプロセスにより上記シリコン窒化膜の全面をエッチングし、ゲート電極９の側壁にゲート側壁絶縁膜１１を形成する。そして、ゲート側壁絶縁膜１１およびゲート上部絶縁膜８をマスクにしてｎ型不純物を基板表面にイオン注入し、続いてｎ型不純物の活性化アニールを行って、ソース／ドレイン拡散層１２を形成することで、ＭＯＳトランジスタ４が得られる。
【００２６】
次に、ＣＶＤプロセスによりシリコン酸化膜を全面に形成し、続いてＣＭＰプロセスにより上記シリコン酸化膜を研磨することにより、図１（ｃ）に示すように、表面が平坦なシリコン酸化膜１３を形成し、その後キャパシタに接続されない方のソース／ドレイン拡散層１２に達するコンタクトホール１４をシリコン酸化膜１３に開口する。
【００２７】
次に、図２（ｄ）に示すように、コンタクトホール１４内に窒化チタン膜１５を介してＷプラグ１６を埋め込み形成する。窒化チタン膜１５、Ｗプラグ１６の具体的な形成方法は以下の通りである。
【００２８】
まず、コンタクトホール１４の側面および底面を覆うように薄いチタン膜（不図示）をスパッタまたはＣＶＤプロセスにより形成し、次に、窒素を含むフォーミングガス中で熱処理を行うことにより、上記チタン膜をコンタクトホール１４の側面および底面を覆う窒化チタン膜に変え、続いてコンタクトホール１４の内部を埋め込むように、ＣＶＤプロセスによりＷ膜を全面に形成し、そしてコンタクトホール１４の外部の不要な上記窒化チタン膜および上記Ｗ膜を例えばＣＭＰプロセスにより除去して、窒化チタン膜１５、Ｗプラグ１６からなるプラグ構造が得られる。
【００２９】
次に、図２（ｅ）に示すように、ＣＶＤプロセスによりシリコン窒化膜１７を全面に形成し、続いてキャパシタに接続される方のソース／ドレイン拡散層１２に達するコンタクトホール１８をシリコン窒化膜１７、シリコン酸化膜１３に開口する。
【００３０】
その後、図２（ｅ）に示すように、図１（ｄ）の工程と同様に、コンタクトホール１８内に窒化チタン膜１９を介してＷプラグ２０を埋め込み形成する。窒化チタン膜１９、Ｗプラグ２０の具体的な形成方法は、窒化チタン膜１５、Ｗプラグ１６のそれと同様である。
【００３１】
次に、図３（ｆ）に示すように、スパッタプロセスにより厚さ１０ｎｍ以下の薄い炭化珪素膜（ＳｉＣ膜）２１を全面に形成し、続いて厚さ２．５ｎｍ程度の薄いチタン膜２２、キャパシタ下部電極となる厚さ３０ｎｍのイリジウム膜２３および厚さ２０ｎｍの第一の白金膜２４、そしてキャパシタ誘電体膜となるＰＺＴ膜２５をそれぞれスパッタプロセスによりＳｉＣ膜２１上に順次形成する。この段階でのＰＺＴ膜２５の膜構造はアモルファスである。
【００３２】
チタン膜２２の代わりに、ジルコニウム膜、ハフニウム膜、バナジウム膜、ニオブ膜、またはタンタル膜を形成しても構わない。また、ＣＶＤプロセスによりＳｉＣ膜２１、チタン膜２２を形成しても構わない。上記ジルコニウム膜等の成膜に関してもスパッタプロセス、ＣＶＤプロセスのいずれでも構わない。一般には、比較的平坦なキャパシタ構造を有する場合には、スパッタプロセスでの対応が可能であるが、微細化が進み立体形状を取り入れた場合にはＣＶＤプロセスの方が適しているといえる。なお、ＳｉＣ膜２１、チタン膜２２等の成膜は、スパッタプロセス、ＣＶＤプロセスに限定されるものではなく、適宜他の方法を用いることができる。
【００３３】
その後、酸素雰囲気中での６００℃程度の急速加熱処理（ＲＴＡ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）によりＰＺＴ膜２５の結晶化を行う。このとき、ＳｉＣ膜２１とチタン膜２２とが反応し、図３（ｇ）に示すように、ＳｉＣ膜２１の表面上には、チタン炭化物およびチタンシリサイドを含む層（以下、ＴｉＣ／ＴｉＳｉ層という。）２６が形成される。チタン膜２２の代わりに、ジルコニウム膜、ハフニウム膜、バナジウム膜、ニオブ膜、またはタンタル膜を形成した場合には、ジルコニウム、ハフニウム、バナジウム、ニオブ、またはタンタルの炭化物を含む層、または上記炭化物に加えて、上記金属と炭素の化合物を含む層が形成される。
【００３４】
ここで、ＳｉＣ膜２１とＴｉＣ／ＴｉＳｉ層２６との積層膜（バリア層）の厚さは、ＳｉＣ膜２１とＴｉ膜２２との合計膜厚程度なので、十数ｎｍ程度以下となる。すなわち、本実施形態のバリア層は、従来のバリア層（１００ｎｍ以上）に比べてはるかに薄い。これにより、キャパシタを凸部とする段差を十分に小さくでき、上記凸部を含む領域上にフォトレジストパターンを形成するときの、フォトリソグラフィ工程時に要求される焦点深度が緩和されるという効果が得られる。また、ＲＩＥ工程によりキャパシタを形成する際に容易に加工できる。
【００３５】
なお、チタン膜２２を形成した後、上記ＲＴＡの前に、不活性ガスまたは真空中で５００℃以上のアニールを行い、ＴｉＣ／ＴｉＳｉ層２６を形成しても構わない。
【００３６】
また、図３（ｇ）には、チタン膜２２が上記反応によって全て消費されて消滅した様子が示されているが、チタン膜２２を厚く形成し、チタン膜２２が残存するようにしても構わない。この場合、ＴｉＣ／ＴｉＳｉ層２６は、ＳｉＣ膜２２とチタン膜２２との間に挟まれた形で形成されることになる。チタン膜２２を残した場合には、チタン膜２２が密着層となって、ＳｉＣ膜２２とＰＺＴ膜２５との間の密着性を改善できるという効果が得られる。
【００３７】
上記酸素雰囲気中でのＲＴＡにおいて、雰囲気中の一部の酸素はＰＺＴ膜２５中を拡散してキャパシタ下部電極（イリジウム膜２３、第一の白金膜２４）にも達するが、イリジウム膜２３自体ある程度の酸素拡散抑止効果があることに加えて、ＳｉＣ膜２１とＴｉＣ／ＴｉＳｉ層２６との積層膜の酸素拡散抑止効果（バリア性）が高いため、キャパシタ下部電極の下にあるＷプラグ２０が酸化されることはない。
【００３８】
一方、Ｗプラグ１６は、ＳｉＣ膜２１とＴｉＣ／ＴｉＳｉ層２６との積層膜に加えて、シリコン窒化膜１７によっても覆われているので、当然に酸化されない。
【００３９】
さらに、ＳｉＣ膜２１とＴｉＣ／ＴｉＳｉ層２６との積層膜は、その上のキャパシタ下部電極（イリジウム膜２３、第一の白金膜２４）や、下地のＷプラグ２０に反応することはない。
【００４０】
したがって、ＳｉＣ膜２１とＴｉＣ／ＴｉＳｉ層２６との積層膜は、図３（ｇ）のキャパシタ製造工程に伴う酸素雰囲気中でのＲＴＡにおいて、何ら障害をもたらすことはない。すなわち、酸素欠損が無く、十分に結晶化された、特性の優れたＰＺＴ膜２５を得るために、酸素雰囲気下で高温のＲＴＡを行っても、ＰＺＴ膜２５とＷプラグ２０との間の熱安定性は保たれる。
【００４１】
ここで、ＳｉＣは半導体であるため、その抵抗値は構造、形成方法、ドーピング有無などによっても大きく異なってくる。代表的な結晶構造であるβ−ＳｉＣの抵抗率の値は１０−７ ×１０−６Ωｃｍとされ、一般的な金属に比べると高い値であるが、十分な導電性を持っている。そのため、本実施形態のように薄いＳｉＣ膜２１を使用すれば、キャパシタ／プラグ間を電気的に接続する点で問題となることはない。
【００４２】
例えば、ＳｉＣ膜２１の膜厚が５０ｎｍ、コンタクトホール１８が０．１μｍ角の場合、ＳｉＣ膜２１の抵抗値はわずか５．３５Ωである。この抵抗値にＳｉＣ膜２１がないときのキャパシタ／プラグ間のコンタクト抵抗（一般には１０ｋΩ以上）を加えたものがほぼ実際のコンタクト抵抗となるが、５．３５Ωという値は１０ｋΩに比べて十分に小さい。したがって、ＳｉＣ膜２１を用いてもコンタクト抵抗の上昇は問題とならない。
【００４３】
以下、本発明の動機付けとなったＳｉＣ膜と金属炭化物を含む膜との積層膜についての検討結果について説明する。
【００４４】
熱処理によるＳｉＣと金属材料（Ｍ）との反応性は一般的には低いが、金属材料によっては主として以下の（１）または（２）の反応が生じる場合がある。
【００４５】
（１） ＳｉＣ ＋ Ｍ → ＭＳｉ ＋ Ｃ
（２） ＳｉＣ ＋ Ｍ → ＭＣ ＋ Ｓｉ
あるいは、これらの両方の反応が生じる。どのような反応が起こるかは、反応に伴うギブス自由エネルギーが極小になるように進むが、それは材料固有の物性であるため一般的な指針はない。
【００４６】
しかし、本発明者等は、所定の材料、具体的には、タングステン、白金、ルテニウム、イリジウム、ＳｒＲｕＯ３ 等の金属に関しては、通常のキャパシタプロセス温度（キャパシタ誘電体膜の結晶化に必要な温度）では上記反応は生じないことを確認している。また、ＳｉＣとＳｉとの反応も通常のキャパシタプロセス温度では生じないことを確認している。
【００４７】
一方、チタン、ジルコニウム、 ハフニウム、 バナジウム、 ニオブ、タンタル等の金属からなる金属膜については上記反応の少なくとも（２）の反応が生じ、これらの金属膜とＳｉＣ膜とが接した状態で熱処理を行った場合、金属炭化物膜が形成されることを確認している。
【００４８】
上記金属炭化物膜の結晶構造は、金属原子間に炭素原子が侵入する形を取るため、外部からの異種元素の拡散を抑制する効果が大きくなる。
【００４９】
したがって、ＳｉＣ膜とそれとの反応によって生じた金属炭化物膜との二層膜は、単層のＳｉＣ膜の場合よりも更に拡散阻止効果が高まる。すなわち、酸素雰囲気での熱処理時における酸素の透過の防止効果は一層高まることになり、加えて相互拡散の防止効果も同様に高まる。
【００５０】
また、金属炭化物膜自体が金属導電性を保持しているため、ＳｉＣ膜と金属炭化物膜との二層膜をプラグ等のコンタクト部分に用いることにより、単層のＳｉＣ膜を用いた場合に比べて、コンタクト抵抗を低減することもできる。
【００５１】
図６に、Ｗプラグ上に厚さ７ｎｍのＳｉＣ膜と厚さ２．５ｎｍのチタン膜との積層膜を形成した後、該積層膜上に厚さ５０ｎｍの白金膜を堆積して得られた試料（Ｗ／ＳｉＣ／Ｔｉ／Ｐｔ構造）に、６５０℃、１時間の酸素アニールを施した後の断面ＳＥＭ写真を示す。図６から、酸素は白金膜中を容易に拡散することが良く知られているが、それにもかかわらず、Ｗプラグは全く酸化されていないことが分かる。これは、ＳｉＣ膜とチタン膜とが反応してＴｉＣ／ＴｉＳｉ層がＳｉＣ層の表面に形成され、酸素拡散抑制効果の高いＳｉＣ膜とＴｉＣ／ＴｉＳｉ層との積層膜が形成されたからである。
【００５２】
本実施形態のＣＯＰ型ＦｅＲＡＭセルのプロセスに戻ると、前述した図３（ｇ）の工程後、図４（ｈ）に示すように、ＰＺＴ膜２５上にキャパシタ上部電極となる第二の白金膜２７をスパッタプロセスにより形成し、続いて第二の白金膜２７上にシリコン酸化膜からなる絶縁膜マスク２８を形成する。
【００５３】
絶縁膜マスク２８は以下のプロセスにより形成される。まず、第二の白金膜２７上にシリコン酸化膜を形成し、次に、該シリコン酸化膜上にフォトリソグラフィ等によりレジストマスクを形成し、そして、該レジストマスクをマスクにして上記シリコン酸化膜をＲＩＥプロセスによりエッチングすることで絶縁膜マスク２８が得られる。その後、上記レジストを剥離して、図４（ｈ）に示した断面構造が得られる。
【００５４】
次に、図４（ｉ）に示すように、絶縁膜マスク２８をマスクにして第二の白金膜２７、ＰＺＴ膜２５をＲＩＥプロセスによりエッチングして、第二の白金膜２７からなるキャパシタ上部電極、ＰＺＴ膜２５からなるキャパシタ誘電体膜を形成する。その後、絶縁膜マスク２８を除去する。
【００５５】
次に、図５（ｊ）に示すように、第二の白金膜２７、ＰＺＴ膜２５を覆うレジストマスク（不図示）を第一の白金膜２４上に形成し、続いて該レジストマスクをマスクにして第一の白金膜２４、イリジウム膜２３をＲＩＥプロセスによりエッチングすることでイリジウム膜２３と第一の白金膜２４とからなるキャパシタ下部電極が得られ、そして上記ＲＩＥプロセスによるエッチングをさらに進め、ＴｉＣ／ＴｉＳｉ層２６、ＳｉＣ膜２１を加工することで、キャパシタが得られる。
【００５６】
次に、図５（ｋ）に示すように、ＣＶＤプロセスによりシリコン酸化膜２９を全面に形成し、続いて図４（ｉ）の工程のＲＩＥプロセスによるエッチングおよびＳｉＯ２ 絶縁膜形成時にＰＺＴ膜２５に生じたダメージを除去するために、酸素雰囲気下で６００℃程度の熱処理を行う。
【００５７】
ここで、上記酸化性雰囲気下での熱処理においては、酸素はキャパシタ内にも浸透しダメージ回復に寄与する一方、一部はキャパシタ下部電極（イリジウム膜２３、第一の白金膜２４）にも達するが、イリジウム膜２３自体ある程度の酸素拡散抑止効果があることに加えて、ＳｉＣ膜２１とＴｉＣ／ＴｉＳｉ層２６との積層膜の酸素拡散抑止効果が高いため、キャパシタ下部電極の下にあるＷプラグ２０は酸化されない。
【００５８】
ＳｉＣは融点が２０００℃以上で熱的に極めて安定であるとともに、酸素透過性が極めて低い材料である。そのため、本実施形態のようにＳｉＣ膜２１をＷプラグ１６（金属プラグ）上に配置することによって、Ｗプラグ１６の形成後に行われる、上記ダメージ除去を目的とした酸化性雰囲気下での熱処理を含む複数回の酸化性雰囲気下での熱処理の工程においても、ＳｉＣ膜２１自体は変化を受けず、Ｗプラグ１６の酸化を極めて効率よく防止することができる。
【００５９】
また、ＳｉＣ膜２１とＴｉＣ／ＴｉＳｉ層２６との積層膜は、その上下にある膜２３，２４，２０の構成材料と反応することはない。したがって、ＳｉＣ膜２１とＴｉＣ／ＴｉＳｉ層２６との積層膜は、図５（ｋ）のキャパシタ製造工程に伴う酸素中熱処理において、何ら障害をもたらすことはなく、ＰＺＴ膜２５とＷプラグ２０との間の熱安定性は保たれる。
【００６０】
一方、Ｗプラグ１６は、ＳｉＣ膜２１とＴｉＣ／ＴｉＳｉ層２６の積層膜に加えて、シリコン窒化膜１７によっても覆われているので、当然に酸化されない。
【００６１】
この後、図には示さないが、周知の工程、すなわちＭＯＳトランジスタのソース／ドレイン拡散層１２の他方に連通するコンタクトの形成工程、ドライブ線の形成工程、ビット線の形成工程、上層メタル配線の配線工程を経て、ＦｅＲＡＭセルが完成することになる。
【００６２】
上記周知の工程、例えばコンタクトの形成工程においては、エッチング領域を除く、キャパシタを凸部とする段差を含む被エッチング領域をレジスト（エッチングマスク）で覆う必要がある。このとき、上述したように、本実施形態によれば、キャパシタを凸部とする段差は十分に小さいので、フォトリソグラフィ工程を容易に精度高く行え、その結果として上記レジストを容易に正確に形成することができる。
【００６３】
以上述べたように本実施形態によれば、バリア層として酸素拡散抑制効果の高いＳｉＣ膜２１とＴｉＣ／ＴｉＳｉ層２６との積層膜を使用することにより、バリア層の薄膜化を図れるとともに、ＰＺＴ膜２５の結晶化やダメージ回復等を目的とした酸素雰囲気下での高温の熱処理による、Ｗプラグ２０の酸化等を効果的に防止でき、これにより特性・信頼性の高いＣＯＰ型ＦｅＲＡＭセルを備えたＦｅＲＡＭを実現することが可能となる。
【００６４】
なお、本実施形態では、ＳｉＣ膜２１上にチタン膜２２を形成しているが、チタン膜２２の代わりに、例えばジルコニウム膜、ハフニウム膜、バナジウム膜、ニオブ膜、またはタンタル膜も用いることが可能である。
【００６５】
また、本実施形態では、キャパシタ誘電体膜の材料としてＰＺＴ、キャパシタ上部電極・下部電極の材料には白金やイリジウムを用いているが、このような材料に限定されることはない。
【００６６】
例えば、キャパシタ誘電体膜の材料として、ＳＢＴ（ＳｒＢｉ２ Ｔａ２ Ｏ９ ）やＢＩＴ（Ｂｉ４ Ｔｉ３ Ｏ１２）などの強誘電体を用いることも可能である。
【００６７】
ここで、ＳＢＴの結晶化温度は７５０℃程度であり、ＰＺＴの結晶化温度（６００℃程度）よりも高いことから、ＳＢＴを用いる場合には、より高温の酸化性雰囲気下での熱処理が必要となる。そのため、キャパシタ直下のプラグ（ここではＷプラグ２０）の酸化の問題はより深刻なる。しかし、本実施形態によれば、ＰＺＴより高温の熱処理が必要となる強誘電体を用いる場合に対しても、同様の効果が期待できる。
【００６８】
一方、キャパシタ上部電極・下部電極の材料としては、ルテニウム、またはストロンチウムルテニウム酸化物（ＳｒＲｕＯ３ ）のような化合物導電体も使用することが可能である。
【００６９】
また、本実施形態では、バリア層としてＳｉＣ膜２１とＴｉＣ／ＴｉＳｉ層２６との積層膜を使用したが、ＴｉＣ／ＴｉＳｉ層２６の代わりに、チタンシリサイドを含まない、炭化チタン（ＴｉＣ）を主成分とする金属炭化物膜を使用しても構わない。すなわち、ＳｉＣ膜と金属炭化物膜との積層膜でも構わない。
【００７０】
（第２の実施形態）
図７〜図９は、本発明の第２の実施形態に係るＣＯＰ型ＦｅＲＡＭセルの製造工程を示す断面図である。なお、図１〜図５と対応する部分には図１〜図５と同一符号を付してあり、詳細な説明は省略する。
【００７１】
本実施形態が第１の実施形態と異なる主たる点は、キャパシタ下に多結晶シリコンプラグが設けられ、キャパシタ下部および上部電極にＳｒＲｕＯ３ 膜が用いられていることにある。
【００７２】
まず、第１の実施形態と同様に、図１（ａ）〜図１（ｃ）の工程を行い、続いて図７（ａ）に示すように、コンタクトホール１４内に砒素がドープされた多結晶シリコン膜からなる多結晶シリコンプラグ３０を形成し、さらに多結晶シリコンプラグ３０上にチタンシリサイド膜３１を形成し、コンタクトホール１４内を多結晶シリコンプラグ３０とチタンシリサイド膜３１で埋め込む。
【００７３】
多結晶シリコンプラグ３０、チタンシリサイド膜３１の具体的な形成方法は以下の通りである。
【００７４】
まず、コンタクトホール１４の内部を埋め込むように、ＣＶＤプロセスにより多結晶シリコン膜を全面に形成し、そしてコンタクトホール１４の外部の不要な多結晶シリコン膜を除去して、コンタクトホール１４を多結晶シリコン膜からなる多結晶シリコンプラグ３０で埋め込む。次に、ＣＶＤプロセスによりチタン膜（不図示）を全面に形成し、その後、熱処理によりチタン膜と多結晶シリコンプラグ３０の上部とを反応させ、多結晶シリコンプラグ３０の上部をチタンシリサイド膜３１に変える。そして、未反応のチタン膜を除去して、図７（ａ）に示した断面構造が得られる。
【００７５】
次に、図７（ｂ）に示すように、ＣＶＤプロセスにより、シリコン窒化膜１７、シリコン酸化膜３２を全面に順次形成し、続いてキャパシタに接続される方のソース／ドレイン拡散層１２に達するコンタクトホール１８を、シリコン酸化膜３２、シリコン窒化膜１７、シリコン酸化膜１３に開口する。その後、多結晶シリコンプラグ３０と同様のプロセスにより、コンタクトホール１８内を多結晶シリコンプラグ３３で埋め込む。
【００７６】
次に、図７（ｂ）に示すように、スパッタプロセスにより、厚さ２．５ｎｍ程度のチタン膜３４、厚さ１０ｎｍのＳｉＣ膜２１、厚さ２．５ｎｍ程度のチタン膜２２を全面に順次形成する。
【００７７】
次に、不活性ガスまたは真空中で５００℃以上のアニールを行い、ＳｉＣ膜２１とチタン膜２２とを反応させ、図７（ｃ）に示すように、ＴｉＣ／ＴｉＳｉ層２６を形成する。
【００７８】
このとき、多結晶シリコンプラグ３３に接した部分のチタン膜３４はチタンシリサイド膜３５に変わり、残りの部分はＴｉ／ＴｉＳｉ層２６’に変わる。Ｔｉ／ＴｉＳｉ層２６’とＳｉＣ膜２１とＴｉ／ＴｉＳｉ層２６との積層膜（バリア層）の合計膜厚は１５ｎｍ程度となり、従来のバリア層の膜厚（１００ｎｍ）に比べて十分に小さい。なお、チタン膜３４を厚く形成し、チタン膜３４の一部が残るようにしても構わない。この場合、残ったチタン膜３４が多結晶シリコンプラグ３３と後で形成するＰＺＴ膜２５との密着性を高める役割を果たす。
【００７９】
次に、図８（ｄ）に示すように、ＴｉＣ／ＴｉＳｉ層２６上にキャパシタ下部電極となる第一のＳｒＲｕＯ３ 膜３６（膜構造はアモルファス）をスパッタプロセスにより形成し、続いて６００℃のＲＴＡを行い、ＳｒＲｕＯ３ 膜３６を結晶化させ、電極として使用できる質の良い結晶質のＳｒＲｕＯ３ 膜３６を得る。
【００８０】
なお、図７（ｃ）の工程のアニールを省いて、本工程のＲＴＡによりＴｉＣ／ＴｉＳｉ層２６，２６’を形成しても構わない。しかし、本実施形態のように、ＴｉＣ／ＴｉＳｉ層２６，２６’を形成するための熱工程と、ＳｒＲｕＯ３ 膜３６を結晶化するための熱工程をそれぞれ別にすることにより、各熱工程を最適化できるという効果が得られる。
【００８１】
次に、図８（ｅ）に示すように、ＳｒＲｕＯ３ 膜３６上にキャパシタ誘電体膜となるＰＺＴ膜２５をスパッタプロセスにより形成し、続いて酸素雰囲気中でのＲＴＡによりＰＺＴ膜２５の結晶化を行う。
【００８２】
上記酸素雰囲気中でのＲＴＡにおいて、雰囲気中の一部の酸素はＰＺＴ膜２５中を拡散してキャパシタ下部電極（第一のＳｒＲｕＯ３ 膜３６）にも達するが、ＴｉＣ／ＴｉＳｉ層２６’とＳｉＣ膜２１とＴｉＣ／ＴｉＳｉ層２６との積層膜の酸素拡散抑制効果が高いため、キャパシタ下部電極の下にある多結晶シリコンプラグ３３やチタンシリサイド膜３５が酸化されることはない。
【００８３】
また、ＴｉＣ／ＴｉＳｉ層２６’とＳｉＣ膜２１とＴｉＣ／ＴｉＳｉ層２６との積層膜は、その上下に存在する膜３６，３５，３３の構成材料と反応することはない。したがって、ＴｉＣ／ＴｉＳｉ層２６’とＳｉＣ膜２１とＴｉＣ／ＴｉＳｉ層２６との積層膜は、図８（ｅ）のキャパシタ製造工程中の酸素雰囲気中でのＲＴＡにおいて、何ら障害をもたらすことはない。すなわち、酸素欠損が無く、十分に結晶化された、特性の優れたＰＺＴ膜２５を得るために、酸素雰囲気下で高温のＲＴＡを行っても、ＰＺＴ膜２５と多結晶シリコンプラグ３３との間の熱安定性は保たれる。
【００８４】
また、ＳｉＣは上述したように熱的に極めて安定であるとともに、酸素透過性が極めて低い材料であることから、多結晶シリコンプラグ３３の形成後に行われる、上記酸素雰囲気中でのＲＴＡを含む複数回の酸化性雰囲気下での熱処理の工程においても、ＳｉＣ膜２１自体変化を受けず、多結晶シリコンプラグ３３の酸化を極めて効率よく防止することができる。
【００８５】
一方、多結晶シリコンプラグ３０やチタンシリサイド膜３１は、ＴｉＣ／ＴｉＳｉ層２６’とＳｉＣ膜２１とＴｉＣ／ＴｉＳｉ層２６との積層膜に加えてシリコン窒化膜１７、シリコン酸化膜３２によっても覆われているので、当然に酸化されない。
【００８６】
その後、図８（ｅ）に示すように、ＰＺＴ膜２５上にキャパシタ上部電極としての第二のＳｒＲｕＯ３ 膜３７をスパッタプロセスおよびＲＴＡにより形成し、第二のＳｒＲｕＯ３ 膜３７上にシリコン酸化膜からなる絶縁膜マスク２８を形成する。
【００８７】
次に、絶縁膜マスク２８をマスクにして第二のＳｒＲｕＯ３ 膜３７、ＰＺＴ膜２５をＲＩＥプロセスによりエッチングして、第二のＳｒＲｕＯ３ 膜３７からなるキャパシタ上部電極、ＰＺＴ膜２５からなるキャパシタ誘電体膜を形成する。その後、絶縁膜マスク２８を除去する。
【００８８】
次に、図９（ｆ）に示すように、第二のＳｒＲｕＯ３ 膜３７、ＰＺＴ膜２５を覆うレジストマスク（不図示）を第一のＳｒＲｕＯ３ 膜３６上に形成し、該レジストマスクをマスクにして、第一のＳｒＲｕＯ３ 膜３６、ＴｉＣ／ＴｉＳｉ層２６、ＳｉＣ膜２１、ＴｉＣ／ＴｉＳｉ層２６’をＲＩＥプロセスでエッチングすることで、キャパシタが得られる。
【００８９】
次に、図９（ｇ）に示すように、ＣＶＤプロセスによりシリコン酸化膜２９を全面に形成し、続いて図９（ｆ）の工程のＲＩＥプロセスでＰＺＴ膜２５に生じたダメージを除去するために、酸素雰囲気下で６００℃程度の熱処理を行う。
【００９０】
ここで、上記酸化性雰囲気下での熱処理においては、酸素はキャパシタ内にも浸透しダメージ回復に寄与する一方、一部はキャパシタ下部電極（第一のＳｒＲｕＯ３ 膜３６）にも達するが、ＴｉＣ／ＴｉＳｉ層２６’とＳｉＣ膜２１とＴｉＣ／ＴｉＳｉ層２６との積層膜の酸素拡散抑止効果が高いため、キャパシタ下部電極の下にある多結晶シリコンプラグ３３やチタンシリサイド膜３５が酸化されることはない。
【００９１】
また、ＴｉＣ／ＴｉＳｉ層２６’とＳｉＣ膜２１とＴｉＣ／ＴｉＳｉ層２６との積層膜は、その上下にある膜３６，３５，３３の構成材料と反応することはない。したがって、ＴｉＣ／ＴｉＳｉ層２６’とＳｉＣ膜２１とＴｉＣ／ＴｉＳｉ層２６との積層膜は、図９（ｇ）の酸素雰囲気中での熱処理において、何ら障害をもたらすことはない。すなわち、ＰＺＴ膜２５のダメージを十分に回復するために、酸素雰囲気下で高温の熱処理を行っても、ＰＺＴ膜２５と多結晶シリコンプラグ３３との間の熱安定性は保たれる。
【００９２】
この後、図には示さないが、周知の工程、すなわちＭＯＳトランジスタのソース／ドレイン拡散層１２の他方に連通するコンタクトの形成工程、ドライブ線の形成工程、ビット線の形成工程、上層メタル配線の配線工程を経て、ＦｅＲＡＭが完成することになる。
【００９３】
上記周知の工程で必要となるレジスト（エッチングマスク）は、第１の実施形態と同様に、キャパシタを凸部とする段差が十分に小さいので、容易に正確に形成することができる。
【００９４】
以上述べたように本実施形態によれば、バリア層として酸素拡散抑制効果の高いＴｉＣ／ＴｉＳｉ層２６’とＳｉＣ膜２１とＴｉＣ／ＴｉＳｉ層２６との積層膜を使用することで、バリア層の薄膜化を図れるとともに、ＰＺＴ膜２５の結晶化やダメージ回復等を目的とした酸素雰囲気下での高温の熱処理による、多結晶シリコンプラグ３３の酸化等を効果的に防止でき、これにより特性・信頼性の高いＣＯＰ型ＦｅＲＡＭセルを備えたＦｅＲＡＭを実現することが可能となる。
【００９５】
本発明者等は、本実施形態のキャパシタ／プラグ構造に類似した試料を用いて実験を行い本実施形態の効果を確認した。具体的には、まず、多結晶シリコンプラグ上に、チタンシリサイド膜（３０ｎｍ）、ＳｉＣ膜（７ｎｍ）、チタン膜（２．５ｎｍ）、イリジウム膜（５０ｎｍ）、白金膜（１０ｎｍ）、ＳｒＲｕＯ３ 膜（１０ｎｍ）、ＰＺＴ膜（１３０ｎｍ）を順次堆積し、試料（Ｓｉ／ＴｉＳｉ／ＳｉＣ／Ｔｉ／Ｉｒ／Ｐｔ／ＳｒＲｕＯ３ ／ＰＺＴ構造）を作成し、次に上記試料に６５０℃、１時間の酸素アニールを施し、その後の各元素の深さ方向の濃度プロファイルをＳＩＭＳによって測定した。
【００９６】
その分析結果（電圧−残留分極（Ｖ−Ｐｒ）特性）を図１０に示す。図１０から、ＳｉＣ膜下の多結晶シリコンプラグと、ＳｉＣ膜上のＩｒ膜、ＳｒＲｕＯ３ 膜およびＰｔ膜（電極）とに関して、プラグ材料（Ｓｉ）と電極材料（Ｉｒ，Ｒｕ，Ｐｔ）との間の反応および相互拡散は認められないことが分かる。
【００９７】
また、図１１（ａ）および（ｂ）に、それぞれ、上記試料に上記酸素アニールを施し、該酸素アニールが施された試料上にキャパシタ上部電極としてのＳｒＲｕＯ３ 膜、白金膜を順次形成して得られるキャパシタ、および上記試料からＴｉ膜を省いたものものを用いて同様にして形成したキャパシタのヒステリシス特性を示す。
【００９８】
図１１から、ＳｉＣ膜とＴｉ膜との積層膜を含む試料を用いることにより、Ｔｉ膜を省いたＳｉＣ膜単独の試料に比べて、良好なヒステリシス特性が得られることが分かる。
【００９９】
なお、本実施形態においても、第１の実施形態と同様に、チタン膜２２の代わりに、例えばジルコニウム膜、ハフニウム膜、バナジウム膜、ニオブ膜、またはタンタル膜も用いることが可能である。また、キャパシタ材料に関しても、第１の実施形態と同様に、ＰＺＴの変わりに、ＳＢＴやＢＩＴ等の強誘電体材料を用いることができる。
【０１００】
また、本実施形態では、キャパシタ上部電極・下部電極の材料にはＳｒＲｕＯ３ を用いているが、このような材料に限定されることはない。例えば、ＢａＲｕＯ３ 等の導電性複合酸化物、または貴金属、例えば白金、イリジウムもしくはルテニウム、さらにはこれらの貴金属の酸化物も使用することが可能である。
【０１０１】
（第３の実施形態）
図１２〜図１３は、本発明の第３の実施形態に係るＣＯＰ型ＦｅＲＡＭセルの製造工程を示す断面図である。なお、図１〜図５と対応する部分には図１〜図５と同一符号を付してあり、詳細な説明は省略する。
【０１０２】
本実施形態が第１の実施形態と異なる点は、キャパシタ下に位置するＷプラグをＳｉＣ膜とＴｉＣ／ＴｉＳｉ層との積層膜で覆うことにある。
【０１０３】
まず、第１の実施形態と同様に、図１（ａ）〜図１（ｃ）の工程を行い、続いて図１２（ａ）に示すように、コンタクトホール１４の内壁を被覆するように厚さ１０ｎｍ以下のＳｉＣ膜３８をＣＶＤプロセスにより全面に形成し、その後ＳｉＣ膜３８上に厚さ５ｎｍの程度の薄いチタン膜３９をスパッタプロセスにより形成する。ここで、ＳｉＣ膜３８をスパッタプロセスにより形成し、チタン膜３９をＣＶＤプロセスにより形成しても構わない。
【０１０４】
次に、図１２（ｂ）に示すように、不活性ガスまたは真空中でアニールを行って、ＳｉＣ膜３８とチタン膜３９とを反応させ、ＳｉＣ膜３８の表面にＴｉＣ／ＴｉＳｉ層４０を形成し、続いてコンタクトホール１４内を埋め込むように、ＷプラグとなるＷ膜１６を全面に形成する。
【０１０５】
次に、図１３（ｃ）に示すように、コンタクトホール１４外部の不要なＷ膜１６、ＳｉＣ膜３８およびＴｉＣ／ＴｉＳｉ層４０を例えばＣＭＰプロセスにより除去する。
【０１０６】
次に、図１３（ｃ）に示すように、シリコン窒化膜１７を全面に形成し、続いてキャパシタに接続される方のソース／ドレイン拡散層１２に達するコンタクトホール１８を開口し、その後図１２（ａ），図１２（ｂ）の工程と同様に、コンタクトホール１８内にＳｉＣ膜４１およびＴｉＣ／ＴｉＳｉ層４２を介してＷプラグ２０を埋め込み形成する。
【０１０７】
次に、第１の実施形態で説明した図３（ｇ）〜図５（ｋ）の工程を行い、続いて続いて図４（ｉ）の工程におけるエッチング加工時にＰＺＴ膜２５に生じたダメージを除去するために、酸素雰囲気下で６００℃程度の熱処理を行う。この段階の断面図を図１３（ｄ）に示す。
【０１０８】
このとき、第１の実施形態と同様に、雰囲気中の一部の酸素はキャパシタ下部電極（イリジウム膜２３、第一の白金膜２４）にも達するが、イリジウム膜２３自体ある程度の酸素拡散抑止効果があることに加えて、ＳｉＣ膜２１とＴｉＣ／ＴｉＳｉ層２６の積層膜の酸素拡散抑制効果が高いため、キャパシタ下部電極の下にあるＷプラグ２０が酸化されることはない。
【０１０９】
また、第１の実施形態と同様に、Ｗプラグ２０の形成後の行われる複数回の酸化性雰囲気下での熱処理の工程においても、ＳｉＣ膜２１自体変化を受けず、多結晶シリコンプラグ３３の酸化を極めて効率よく防止することができる。さらに、第１の実施形態と同様に、ＳｉＣ膜２１とＴｉＣ／ＴｉＳｉ層２６との積層膜は、上記キャパシタ製造工程に伴う酸素雰囲気中での熱処理において、何ら障害をもたらすことはなく、ＰＺＴ膜２５とＷプラグ２０との間の熱安定性は保たれる。
【０１１０】
一方、Ｗプラグ１６は、ＳｉＣ膜２１とＴｉＣ／ＴｉＳｉ層２６の積層膜に加えて、シリコン窒化膜１７によっても覆われているので、当然に酸化されない。
【０１１１】
この後、図には示さないが、周知の工程、すなわちＭＯＳトランジスタのソース／ドレイン拡散層１０の他方に連通するコンタクトの形成工程、ドライブ線の形成工程、ビット線の形成工程、上層メタル配線の配線工程を経て、ＦｅＲＡＭが完成することになる。
【０１１２】
本実施形態でも、第１の実施形態と同様に、バリア層の薄膜化を図れるとともに、Ｗプラグ２０の酸化等を効果的に防止でき、特性・信頼性の高いＣＯＰ型ＦｅＲＡＭセルを備えたＦｅＲＡＭを実現することが可能となる。
【０１１３】
また、本実施形態においても、第１の実施形態で述べたＰＺＴ以外のキャパシタ誘電体膜の材料、白金以外のキャパシタ上部電極・下部電極の材料を使用することが可能である。
【０１１４】
なお、本発明は、上記実施形態に限定されるものではない。例えば、上記実施形態では、キャパシタの上層にビット線が配置される構造のメモリセルについて説明したが、より集積度を増すためには、ビット線の形成後にキャパシタが配置される構造のメモリセルにも本発明を適用することができる。
【０１１５】
また、本発明は、図１４（ａ）に示すように、セルトランジスタ（Ｔ）のソース／ドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続したセル構造を有する強誘電体メモリ（ＴＣ並列ユニット直列接続型強誘電体メモリ）にも適用できる。図１４（ｂ）に、図１３（ａ）に示したセル構造の断面図を示す。図中、５１は半導体基板、５２はソース／ドレイン拡散層、５３はゲート絶縁膜、５４はゲート電極、５５は層間絶縁膜、５６はキャパシタ下部電極、５７はキャパシタ下部電極とセルトランジスタＴの一方のソース／ドレイン拡散層とを接続するプラグ、５８は強誘電体からなるキャパシタ誘電体膜、５９はキャパシタ上部電極、６０は層間絶縁膜、６１はキャパシタ上部電極とセルトランジスタＴの他方のソース／ドレイン拡散層とを接続する導電性プラグをそれぞれ示している。
【０１１６】
また、本発明は、Ｔａ２ ０５ 、（Ｂａ，Ｓｒ）Ｔｉ０３ 等の高誘電体材料をキャパシタ誘電体膜に使用したスタック型ＤＲＡＭにも適用できる。この場合も、プラグ／キャパシタ構造に関して上記実施形態と同様の効果が得られる。
【０１１７】
さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題を解決できる場合には、この構成要件が削除された構成が発明として抽出され得る。
【０１１８】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【０１１９】
【発明の効果】
以上詳説したように本発明によれば、導電性プラグ／電極構造を形成した後、酸化性雰囲気下での熱処理を必要とする場合における上記導電性プラグの酸化を微細化の妨げを招かずに効果的に防止できる半導体装置およびその製造方法を実現できるようになる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＣＯＰ型ＦｅＲＡＭセルの製造工程を示す断面図
【図２】図１に続く同ＣＯＰ型ＦｅＲＡＭセルの製造工程を示す断面図
【図３】図２に続く同ＣＯＰ型ＦｅＲＡＭセルの製造工程を示す断面図
【図４】図３に続く同ＣＯＰ型ＦｅＲＡＭセルの製造工程を示す断面図
【図５】図４に続く同ＣＯＰ型ＦｅＲＡＭセルの製造工程を示す断面図
【図６】酸素アニールが施された試料（Ｗ／ＳｉＣ／Ｔｉ／Ｐｔ構造）の顕微鏡写真（断面ＳＥＭ写真）
【図７】本発明の第２の実施形態に係るＣＯＰ型ＦｅＲＡＭセルの製造工程を示す断面図
【図８】図６に続く同ＣＯＰ型ＦｅＲＡＭセルの製造工程を示す断面図
【図９】図７に続く同ＣＯＰ型ＦｅＲＡＭセルの製造工程を示す断面図
【図１０】酸素アニールが施された試料（Ｓｉ／ＴｉＳｉ／ＳｉＣ／Ｔｉ／Ｉｒ／Ｐｔ／ＳｒＲｕＯ３ ／ＰＺＴ構造）のＳＩＭＳ分析の結果を示す図
【図１１】図１０の試料を用いて形成したキャパシタおよび同試料からＴｉ膜を省いた構造を用いて形成したキャパシタのヒステリシス特性を示す図
【図１２】本発明の第３の実施形態に係るＣＯＰ型ＦｅＲＡＭセルの製造工程を示す断面図
【図１３】図８に続く同ＣＯＰ型ＦｅＲＡＭセルの製造工程を示す断面図
【図１４】本発明の他の実施形態を説明するための等価回路図および断面図
【図１５】従来のＣＯＰ構造を示す断面図
【符号の説明】
１…ｐ型シリコン基板
２…溝
３…絶縁膜
４…ＭＯＳトランジスタ
５…シリコン酸化膜
６…ｎ型多結晶シリコン膜
７…タングステンシリサイド膜
８…シリコン窒化膜
９…ゲート電極
１０…エクステンション
１１…ゲート側壁絶縁膜
１２…ソース／ドレイン拡散層
１３…シリコン酸化膜
１４…コンタクトホール
１５…窒化チタン膜
１６…Ｗプラグ
１７…シリコン窒化膜
１８…コンタクトホール
１９…窒化チタン膜
２０…Ｗプラグ
２１…ＳｉＣ膜
２２…チタン膜
２３…イリジウム膜（キャパシタ下部電極）
２４…第一の白金膜（キャパシタ下部電極）
２５…ＰＺＴ膜（キャパシタ誘電体膜）
２６…ＴｉＣ／ＴｉＳｉ層
２７…第二の白金膜（キャパシタ上部電極）
２８…絶縁膜マスク
２９…シリコン酸化膜
３０…多結晶シリコンプラグ
３１…チタンシリサイド膜
３２…シリコン酸化膜
３３…多結晶シリコンプラグ
３４…チタン膜
３５…チタンシリサイド膜
３６…第一のＳｒＲｕＯ３ 膜（キャパシタ下部電極）
３７…第二のＳｒＲｕＯ３ 膜（キャパシタ上部電極）
３８…ＳｉＣ膜
３９…チタン膜
４０…ＴｉＣ／ＴｉＳｉ層
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に係わり、特に強誘電体材料または高誘電体材料を用いたキャパシタとその下に形成されたプラグとの接続部分の改良を図った半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
近年、強誘電体薄膜を利用した不揮発性メモリである強誘電体メモリの開発が進んでいる。強誘電体メモリのセルを微細化し、大容量化するためには、ＣＯＰ（Ｃａｐａｃｉｔｏｒ Ｏｎ Ｐｌｕｇ）構造が必須であると考えられている。
【０００３】
図１５に、従来のＣＯＰ構造を示す。図中、８１はシリコン基板、８２はＭＯＳトランジスタのソース／ドレイン拡散層、８３はシリコン酸化膜、８４はシリコン窒化膜、８５はタングステン（Ｗ）または多結晶シリコンからなるプラグ、８６は白金（Ｐｔ）からなるキャパシタ下部電極、８７はＰＺＴ（Ｐｂ（Ｚｒｘ Ｔｉ１−ｘＯ３ ）膜（キャパシタ誘電体膜）、８８はＰｔからなるキャパシタ上部電極をそれぞれ示している。
【０００４】
ＣＯＰ構造では、ＭＯＳトランジスタのソース／ドレイン拡散層８２に接続されたプラグ８５上にキャパシタが配置され、ＤＲＡＭのスタックトキャパシタの場合と同様にセルサイズを小さくすることができる。
【０００５】
この種のＣＯＰ構造のプロセスにおいては、プラグ８５を形成した後に、酸化性雰囲気下での熱処理が複数回行われる。その一つとして、アモルファスの形で形成されたＰＺＴ膜８７を結晶化するための６００℃程度以上の高温の熱処理がある。ＰＺＴ膜８７を結晶化する理由は、ＰＺＴ等の強誘電体材料は、アモルファスの状態では強誘電性を発現しないからである。
【０００６】
プラグ８５の形成後の酸化性雰囲気下での熱処理としては、その他に、キャパシタのインテグレーションプロセスにおけるＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）加工により生じたキャパシタのダメージ、すなわち全面に形成したＰＺＴ膜をＲＩＥ加工してＰＺＴ膜８７を形成したときにＰＺＴ膜８７に生じたダメージを回復するためや、ＲＩＥ加工用のＳｉＯ２ ハードマスクをＣＶＤ成膜する工程、層間絶縁膜をＣＶＤにて形成する時の還元性雰囲気、プラズマによるダメージを回復するための熱処理がある。
【０００７】
これらのＰＺＴ膜８７の結晶化やダメージ回復のための熱処理を酸化性雰囲気下で行う理由は、熱処理に伴うＰＺＴ膜８７の酸素欠損の発生を抑制するためである。
【０００８】
ここで、キャパシタ下部電極８６の材料であるＰｔは酸素バリア性がない。そのため、上記酸化性雰囲気下での熱処理において、プラグ８５の材料としてＷを用いた場合、キャパシタ下部電極８６を浸透した酸素によってプラグ８５が酸化され、Ｗ酸化物が形成される。これによりプラグ８５とキャパシタ下部電極８６との間のコンタクトが不良となったり、あるいはプラグ８５の体積膨張によってプラグ構造そのものが破壊され、キャパシタが剥がれてしまう。一方、プラグ８５の材料として多結晶Ｓｉを用いた場合にはＳｉ酸化物が形成されるため、同様にコンタクト不良が発生する。
【０００９】
そこで、ＴｉＡｌＮ、ＴｉＮまたはＴａＳｉＮ等からなるバリア層でプラグ８５の酸化を防止することが提案されている。しかし、この種のバリア層は膜厚が１００ｎｍ程度以上となり、微細化を妨げる要因となる。
【００１０】
このような問題は、プラグを形成した後にキャパシタを形成するというプロセスをとる、Ｔａ２ ０５ 、（Ｂａ，Ｓｒ）Ｔｉ０３ 等の高誘電体材料をキャパシタ誘電体膜に使用したスタック型ＤＲＡＭにも存在する。
【００１１】
【発明が解決しようとする課題】
上述の如く、強誘電体メモリのセルを微細化し、大容量化するためには、ＣＯＰ構造が必須であると考えられている。ＣＯＰ構造のプロセスにおいては、強誘電体材料からなるキャパシタ誘電体膜の結晶化やダメージ回復を目的とした酸化性雰囲気下での熱処理が行われる。しかし、この種の熱処理によってプラグが酸化されてコンタクト不良が発生する。このようなコンタクト不良を防止するために、ＴｉＡｌＮ、ＴｉＮまたはＴａＳｉＮ等からなるバリア層でプラグの酸化を防止することが提案されているが、この種のバリア層は厚いため、微細化を妨げる要因となる。
【００１２】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、導電性プラグ／電極構造を形成した後、酸化性雰囲気下での熱処理を必要とする場合における上記導電性プラグの酸化を、微細化の妨げを招かずに、効果的に防止できる半導体装置およびその製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば下記の通りである。すなわち、上記目的を達成するために、本発明に係る半導体装置は、半導体基板上に設けられた導電性プラグと、前記導電性プラグ上に設けられた炭化珪素膜と、前記炭化珪素膜上に設けられ、金属炭化物を含む金属化合物膜と、前記金属化合物膜上に設けられた電極とを備えていることを特徴とする。
【００１４】
また、本発明に係る他の半導体装置は、半導体基板上に設けられた導電性プラグと、前記導電性プラグ上に設けられた炭化珪素膜と、前記炭化珪素膜上に設けられ、金属炭化物を含む金属化合物膜と、前記金属化合物膜上に設けられたキャパシタ下部電極と、前記キャパシタ下部電極上に設けられた強誘電体材料または高誘電体材料を主成分とするキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に設けられたキャパシタ上部電極とを備えていることを特徴とする。
【００１５】
本発明に係る半導体装置の製造方法は、半導体基板上に導電性プラグを形成する工程と、前記導電性プラグの上面を覆う炭化珪素膜を形成する工程と、前記炭化珪素膜上に第１の金属膜を形成する工程と、前記第１の金属膜上に第２の金属膜を形成する工程と、前記第２の金属膜上に強誘電体材料または高誘電体材料を主成分とする誘電体膜を形成する工程と、酸化性雰囲気中での熱処理により、前記炭化珪素膜上に、前記第１の金属膜の構成金属と炭素との金属炭化物を含む金属化合物膜を形成する工程とを有することを特徴とする。
【００１６】
本発明によれば、薄くても高い酸素拡散抑止効果を有する、炭化珪素膜と金属炭化物を含む金属化合物膜との積層膜を、導電性プラグのバリア層として使用することにより、導電性プラグ／電極構造を形成した後、酸化性雰囲気下での熱処理を必要とする場合における上記導電性プラグの酸化を、微細化の妨げを招かずに、効果的に防止することができる。
【００１７】
本発明の上記ならびにその他の目的と新規な特徴は、本明細書の記載および添付図面によって明らかになるであろう。
【００１８】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施形態を説明する。
【００１９】
（第１の実施形態）
図１〜図５は、本発明の第１の実施形態に係るＣＯＰ型ＦｅＲＡＭセルの製造工程を示す断面図である。
【００２０】
本実施形態では、キャパシタ下にＷプラグが設けられ、Ｗプラグとキャパシタ下部電極（イリジウム膜）との間に、薄い炭化珪素膜と薄い窒化チタン膜との積層膜（バリア層）が設けられたＣＯＰ型ＦｅＲＡＭセルについて説明する。
【００２１】
まず、図１（ａ）に示すように、ｐ型シリコン基板１の表面に浅い溝２を形成し、続いて溝２内にＳｉＯ２ 膜等の絶縁膜３を埋め込むことで、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）による素子分離を行う。
【００２２】
次に、図１（ｂ）に示すように、スイッチ動作を行うためのＭＯＳトランジスタ４を形成する。ＭＯＳトランジスタ４は、例えば以下のプロセスにより形成する。
【００２３】
まず、ｐ型シリコン基板１の露出表面に厚さ６ｎｍ程度の薄いシリコン酸化膜（ゲート絶縁膜）５を例えば熱酸化により形成し、次に、砒素をドープした高不純物濃度のｎ型多結晶シリコン膜６を全面に形成し、続いて、ｎ型多結晶シリコン膜６上にタングステンシリサイド膜７、シリコン窒化膜（ゲート上部絶縁膜）８を順次形成する。しかる後、シリコン窒化膜８、タングステンシリサイド膜７およびｎ型多結晶シリコン膜６を通常の光フォトリソグラフィとＲＩＥとにより加工し、ゲート電極９を形成する。
【００２４】
次に、ゲート上部絶縁膜８をマスクにしてｎ型不純物を基板表面にイオン注入し、続いてｎ型不純物の活性化アニールを行って、エクステンション（浅いソース／ドレイン拡散層）１０を形成する。なお、上記活性化アニールは、次工程のソース／ドレイン拡散層１２を形成するときの活性化アニールで代用することで省くことが可能である。
【００２５】
次に、ゲート側壁絶縁膜（スペーサ）１１となるシリコン窒化膜をゲート電極９の側面を覆うように全面に形成し、続いてＲＩＥプロセスにより上記シリコン窒化膜の全面をエッチングし、ゲート電極９の側壁にゲート側壁絶縁膜１１を形成する。そして、ゲート側壁絶縁膜１１およびゲート上部絶縁膜８をマスクにしてｎ型不純物を基板表面にイオン注入し、続いてｎ型不純物の活性化アニールを行って、ソース／ドレイン拡散層１２を形成することで、ＭＯＳトランジスタ４が得られる。
【００２６】
次に、ＣＶＤプロセスによりシリコン酸化膜を全面に形成し、続いてＣＭＰプロセスにより上記シリコン酸化膜を研磨することにより、図１（ｃ）に示すように、表面が平坦なシリコン酸化膜１３を形成し、その後キャパシタに接続されない方のソース／ドレイン拡散層１２に達するコンタクトホール１４をシリコン酸化膜１３に開口する。
【００２７】
次に、図２（ｄ）に示すように、コンタクトホール１４内に窒化チタン膜１５を介してＷプラグ１６を埋め込み形成する。窒化チタン膜１５、Ｗプラグ１６の具体的な形成方法は以下の通りである。
【００２８】
まず、コンタクトホール１４の側面および底面を覆うように薄いチタン膜（不図示）をスパッタまたはＣＶＤプロセスにより形成し、次に、窒素を含むフォーミングガス中で熱処理を行うことにより、上記チタン膜をコンタクトホール１４の側面および底面を覆う窒化チタン膜に変え、続いてコンタクトホール１４の内部を埋め込むように、ＣＶＤプロセスによりＷ膜を全面に形成し、そしてコンタクトホール１４の外部の不要な上記窒化チタン膜および上記Ｗ膜を例えばＣＭＰプロセスにより除去して、窒化チタン膜１５、Ｗプラグ１６からなるプラグ構造が得られる。
【００２９】
次に、図２（ｅ）に示すように、ＣＶＤプロセスによりシリコン窒化膜１７を全面に形成し、続いてキャパシタに接続される方のソース／ドレイン拡散層１２に達するコンタクトホール１８をシリコン窒化膜１７、シリコン酸化膜１３に開口する。
【００３０】
その後、図２（ｅ）に示すように、図１（ｄ）の工程と同様に、コンタクトホール１８内に窒化チタン膜１９を介してＷプラグ２０を埋め込み形成する。窒化チタン膜１９、Ｗプラグ２０の具体的な形成方法は、窒化チタン膜１５、Ｗプラグ１６のそれと同様である。
【００３１】
次に、図３（ｆ）に示すように、スパッタプロセスにより厚さ１０ｎｍ以下の薄い炭化珪素膜（ＳｉＣ膜）２１を全面に形成し、続いて厚さ２．５ｎｍ程度の薄いチタン膜２２、キャパシタ下部電極となる厚さ３０ｎｍのイリジウム膜２３および厚さ２０ｎｍの第一の白金膜２４、そしてキャパシタ誘電体膜となるＰＺＴ膜２５をそれぞれスパッタプロセスによりＳｉＣ膜２１上に順次形成する。この段階でのＰＺＴ膜２５の膜構造はアモルファスである。
【００３２】
チタン膜２２の代わりに、ジルコニウム膜、ハフニウム膜、バナジウム膜、ニオブ膜、またはタンタル膜を形成しても構わない。また、ＣＶＤプロセスによりＳｉＣ膜２１、チタン膜２２を形成しても構わない。上記ジルコニウム膜等の成膜に関してもスパッタプロセス、ＣＶＤプロセスのいずれでも構わない。一般には、比較的平坦なキャパシタ構造を有する場合には、スパッタプロセスでの対応が可能であるが、微細化が進み立体形状を取り入れた場合にはＣＶＤプロセスの方が適しているといえる。なお、ＳｉＣ膜２１、チタン膜２２等の成膜は、スパッタプロセス、ＣＶＤプロセスに限定されるものではなく、適宜他の方法を用いることができる。
【００３３】
その後、酸素雰囲気中での６００℃程度の急速加熱処理（ＲＴＡ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）によりＰＺＴ膜２５の結晶化を行う。このとき、ＳｉＣ膜２１とチタン膜２２とが反応し、図３（ｇ）に示すように、ＳｉＣ膜２１の表面上には、チタン炭化物およびチタンシリサイドを含む層（以下、ＴｉＣ／ＴｉＳｉ層という。）２６が形成される。チタン膜２２の代わりに、ジルコニウム膜、ハフニウム膜、バナジウム膜、ニオブ膜、またはタンタル膜を形成した場合には、ジルコニウム、ハフニウム、バナジウム、ニオブ、またはタンタルの炭化物を含む層、または上記炭化物に加えて、上記金属と炭素の化合物を含む層が形成される。
【００３４】
ここで、ＳｉＣ膜２１とＴｉＣ／ＴｉＳｉ層２６との積層膜（バリア層）の厚さは、ＳｉＣ膜２１とＴｉ膜２２との合計膜厚程度なので、十数ｎｍ程度以下となる。すなわち、本実施形態のバリア層は、従来のバリア層（１００ｎｍ以上）に比べてはるかに薄い。これにより、キャパシタを凸部とする段差を十分に小さくでき、上記凸部を含む領域上にフォトレジストパターンを形成するときの、フォトリソグラフィ工程時に要求される焦点深度が緩和されるという効果が得られる。また、ＲＩＥ工程によりキャパシタを形成する際に容易に加工できる。
【００３５】
なお、チタン膜２２を形成した後、上記ＲＴＡの前に、不活性ガスまたは真空中で５００℃以上のアニールを行い、ＴｉＣ／ＴｉＳｉ層２６を形成しても構わない。
【００３６】
また、図３（ｇ）には、チタン膜２２が上記反応によって全て消費されて消滅した様子が示されているが、チタン膜２２を厚く形成し、チタン膜２２が残存するようにしても構わない。この場合、ＴｉＣ／ＴｉＳｉ層２６は、ＳｉＣ膜２２とチタン膜２２との間に挟まれた形で形成されることになる。チタン膜２２を残した場合には、チタン膜２２が密着層となって、ＳｉＣ膜２２とＰＺＴ膜２５との間の密着性を改善できるという効果が得られる。
【００３７】
上記酸素雰囲気中でのＲＴＡにおいて、雰囲気中の一部の酸素はＰＺＴ膜２５中を拡散してキャパシタ下部電極（イリジウム膜２３、第一の白金膜２４）にも達するが、イリジウム膜２３自体ある程度の酸素拡散抑止効果があることに加えて、ＳｉＣ膜２１とＴｉＣ／ＴｉＳｉ層２６との積層膜の酸素拡散抑止効果（バリア性）が高いため、キャパシタ下部電極の下にあるＷプラグ２０が酸化されることはない。
【００３８】
一方、Ｗプラグ１６は、ＳｉＣ膜２１とＴｉＣ／ＴｉＳｉ層２６との積層膜に加えて、シリコン窒化膜１７によっても覆われているので、当然に酸化されない。
【００３９】
さらに、ＳｉＣ膜２１とＴｉＣ／ＴｉＳｉ層２６との積層膜は、その上のキャパシタ下部電極（イリジウム膜２３、第一の白金膜２４）や、下地のＷプラグ２０に反応することはない。
【００４０】
したがって、ＳｉＣ膜２１とＴｉＣ／ＴｉＳｉ層２６との積層膜は、図３（ｇ）のキャパシタ製造工程に伴う酸素雰囲気中でのＲＴＡにおいて、何ら障害をもたらすことはない。すなわち、酸素欠損が無く、十分に結晶化された、特性の優れたＰＺＴ膜２５を得るために、酸素雰囲気下で高温のＲＴＡを行っても、ＰＺＴ膜２５とＷプラグ２０との間の熱安定性は保たれる。
【００４１】
ここで、ＳｉＣは半導体であるため、その抵抗値は構造、形成方法、ドーピング有無などによっても大きく異なってくる。代表的な結晶構造であるβ−ＳｉＣの抵抗率の値は１０−７ ×１０−６Ωｃｍとされ、一般的な金属に比べると高い値であるが、十分な導電性を持っている。そのため、本実施形態のように薄いＳｉＣ膜２１を使用すれば、キャパシタ／プラグ間を電気的に接続する点で問題となることはない。
【００４２】
例えば、ＳｉＣ膜２１の膜厚が５０ｎｍ、コンタクトホール１８が０．１μｍ角の場合、ＳｉＣ膜２１の抵抗値はわずか５．３５Ωである。この抵抗値にＳｉＣ膜２１がないときのキャパシタ／プラグ間のコンタクト抵抗（一般には１０ｋΩ以上）を加えたものがほぼ実際のコンタクト抵抗となるが、５．３５Ωという値は１０ｋΩに比べて十分に小さい。したがって、ＳｉＣ膜２１を用いてもコンタクト抵抗の上昇は問題とならない。
【００４３】
以下、本発明の動機付けとなったＳｉＣ膜と金属炭化物を含む膜との積層膜についての検討結果について説明する。
【００４４】
熱処理によるＳｉＣと金属材料（Ｍ）との反応性は一般的には低いが、金属材料によっては主として以下の（１）または（２）の反応が生じる場合がある。
【００４５】
（１） ＳｉＣ ＋ Ｍ → ＭＳｉ ＋ Ｃ
（２） ＳｉＣ ＋ Ｍ → ＭＣ ＋ Ｓｉ
あるいは、これらの両方の反応が生じる。どのような反応が起こるかは、反応に伴うギブス自由エネルギーが極小になるように進むが、それは材料固有の物性であるため一般的な指針はない。
【００４６】
しかし、本発明者等は、所定の材料、具体的には、タングステン、白金、ルテニウム、イリジウム、ＳｒＲｕＯ３ 等の金属に関しては、通常のキャパシタプロセス温度（キャパシタ誘電体膜の結晶化に必要な温度）では上記反応は生じないことを確認している。また、ＳｉＣとＳｉとの反応も通常のキャパシタプロセス温度では生じないことを確認している。
【００４７】
一方、チタン、ジルコニウム、 ハフニウム、 バナジウム、 ニオブ、タンタル等の金属からなる金属膜については上記反応の少なくとも（２）の反応が生じ、これらの金属膜とＳｉＣ膜とが接した状態で熱処理を行った場合、金属炭化物膜が形成されることを確認している。
【００４８】
上記金属炭化物膜の結晶構造は、金属原子間に炭素原子が侵入する形を取るため、外部からの異種元素の拡散を抑制する効果が大きくなる。
【００４９】
したがって、ＳｉＣ膜とそれとの反応によって生じた金属炭化物膜との二層膜は、単層のＳｉＣ膜の場合よりも更に拡散阻止効果が高まる。すなわち、酸素雰囲気での熱処理時における酸素の透過の防止効果は一層高まることになり、加えて相互拡散の防止効果も同様に高まる。
【００５０】
また、金属炭化物膜自体が金属導電性を保持しているため、ＳｉＣ膜と金属炭化物膜との二層膜をプラグ等のコンタクト部分に用いることにより、単層のＳｉＣ膜を用いた場合に比べて、コンタクト抵抗を低減することもできる。
【００５１】
図６に、Ｗプラグ上に厚さ７ｎｍのＳｉＣ膜と厚さ２．５ｎｍのチタン膜との積層膜を形成した後、該積層膜上に厚さ５０ｎｍの白金膜を堆積して得られた試料（Ｗ／ＳｉＣ／Ｔｉ／Ｐｔ構造）に、６５０℃、１時間の酸素アニールを施した後の断面ＳＥＭ写真を示す。図６から、酸素は白金膜中を容易に拡散することが良く知られているが、それにもかかわらず、Ｗプラグは全く酸化されていないことが分かる。これは、ＳｉＣ膜とチタン膜とが反応してＴｉＣ／ＴｉＳｉ層がＳｉＣ層の表面に形成され、酸素拡散抑制効果の高いＳｉＣ膜とＴｉＣ／ＴｉＳｉ層との積層膜が形成されたからである。
【００５２】
本実施形態のＣＯＰ型ＦｅＲＡＭセルのプロセスに戻ると、前述した図３（ｇ）の工程後、図４（ｈ）に示すように、ＰＺＴ膜２５上にキャパシタ上部電極となる第二の白金膜２７をスパッタプロセスにより形成し、続いて第二の白金膜２７上にシリコン酸化膜からなる絶縁膜マスク２８を形成する。
【００５３】
絶縁膜マスク２８は以下のプロセスにより形成される。まず、第二の白金膜２７上にシリコン酸化膜を形成し、次に、該シリコン酸化膜上にフォトリソグラフィ等によりレジストマスクを形成し、そして、該レジストマスクをマスクにして上記シリコン酸化膜をＲＩＥプロセスによりエッチングすることで絶縁膜マスク２８が得られる。その後、上記レジストを剥離して、図４（ｈ）に示した断面構造が得られる。
【００５４】
次に、図４（ｉ）に示すように、絶縁膜マスク２８をマスクにして第二の白金膜２７、ＰＺＴ膜２５をＲＩＥプロセスによりエッチングして、第二の白金膜２７からなるキャパシタ上部電極、ＰＺＴ膜２５からなるキャパシタ誘電体膜を形成する。その後、絶縁膜マスク２８を除去する。
【００５５】
次に、図５（ｊ）に示すように、第二の白金膜２７、ＰＺＴ膜２５を覆うレジストマスク（不図示）を第一の白金膜２４上に形成し、続いて該レジストマスクをマスクにして第一の白金膜２４、イリジウム膜２３をＲＩＥプロセスによりエッチングすることでイリジウム膜２３と第一の白金膜２４とからなるキャパシタ下部電極が得られ、そして上記ＲＩＥプロセスによるエッチングをさらに進め、ＴｉＣ／ＴｉＳｉ層２６、ＳｉＣ膜２１を加工することで、キャパシタが得られる。
【００５６】
次に、図５（ｋ）に示すように、ＣＶＤプロセスによりシリコン酸化膜２９を全面に形成し、続いて図４（ｉ）の工程のＲＩＥプロセスによるエッチングおよびＳｉＯ２ 絶縁膜形成時にＰＺＴ膜２５に生じたダメージを除去するために、酸素雰囲気下で６００℃程度の熱処理を行う。
【００５７】
ここで、上記酸化性雰囲気下での熱処理においては、酸素はキャパシタ内にも浸透しダメージ回復に寄与する一方、一部はキャパシタ下部電極（イリジウム膜２３、第一の白金膜２４）にも達するが、イリジウム膜２３自体ある程度の酸素拡散抑止効果があることに加えて、ＳｉＣ膜２１とＴｉＣ／ＴｉＳｉ層２６との積層膜の酸素拡散抑止効果が高いため、キャパシタ下部電極の下にあるＷプラグ２０は酸化されない。
【００５８】
ＳｉＣは融点が２０００℃以上で熱的に極めて安定であるとともに、酸素透過性が極めて低い材料である。そのため、本実施形態のようにＳｉＣ膜２１をＷプラグ１６（金属プラグ）上に配置することによって、Ｗプラグ１６の形成後に行われる、上記ダメージ除去を目的とした酸化性雰囲気下での熱処理を含む複数回の酸化性雰囲気下での熱処理の工程においても、ＳｉＣ膜２１自体は変化を受けず、Ｗプラグ１６の酸化を極めて効率よく防止することができる。
【００５９】
また、ＳｉＣ膜２１とＴｉＣ／ＴｉＳｉ層２６との積層膜は、その上下にある膜２３，２４，２０の構成材料と反応することはない。したがって、ＳｉＣ膜２１とＴｉＣ／ＴｉＳｉ層２６との積層膜は、図５（ｋ）のキャパシタ製造工程に伴う酸素中熱処理において、何ら障害をもたらすことはなく、ＰＺＴ膜２５とＷプラグ２０との間の熱安定性は保たれる。
【００６０】
一方、Ｗプラグ１６は、ＳｉＣ膜２１とＴｉＣ／ＴｉＳｉ層２６の積層膜に加えて、シリコン窒化膜１７によっても覆われているので、当然に酸化されない。
【００６１】
この後、図には示さないが、周知の工程、すなわちＭＯＳトランジスタのソース／ドレイン拡散層１２の他方に連通するコンタクトの形成工程、ドライブ線の形成工程、ビット線の形成工程、上層メタル配線の配線工程を経て、ＦｅＲＡＭセルが完成することになる。
【００６２】
上記周知の工程、例えばコンタクトの形成工程においては、エッチング領域を除く、キャパシタを凸部とする段差を含む被エッチング領域をレジスト（エッチングマスク）で覆う必要がある。このとき、上述したように、本実施形態によれば、キャパシタを凸部とする段差は十分に小さいので、フォトリソグラフィ工程を容易に精度高く行え、その結果として上記レジストを容易に正確に形成することができる。
【００６３】
以上述べたように本実施形態によれば、バリア層として酸素拡散抑制効果の高いＳｉＣ膜２１とＴｉＣ／ＴｉＳｉ層２６との積層膜を使用することにより、バリア層の薄膜化を図れるとともに、ＰＺＴ膜２５の結晶化やダメージ回復等を目的とした酸素雰囲気下での高温の熱処理による、Ｗプラグ２０の酸化等を効果的に防止でき、これにより特性・信頼性の高いＣＯＰ型ＦｅＲＡＭセルを備えたＦｅＲＡＭを実現することが可能となる。
【００６４】
なお、本実施形態では、ＳｉＣ膜２１上にチタン膜２２を形成しているが、チタン膜２２の代わりに、例えばジルコニウム膜、ハフニウム膜、バナジウム膜、ニオブ膜、またはタンタル膜も用いることが可能である。
【００６５】
また、本実施形態では、キャパシタ誘電体膜の材料としてＰＺＴ、キャパシタ上部電極・下部電極の材料には白金やイリジウムを用いているが、このような材料に限定されることはない。
【００６６】
例えば、キャパシタ誘電体膜の材料として、ＳＢＴ（ＳｒＢｉ２ Ｔａ２ Ｏ９ ）やＢＩＴ（Ｂｉ４ Ｔｉ３ Ｏ１２）などの強誘電体を用いることも可能である。
【００６７】
ここで、ＳＢＴの結晶化温度は７５０℃程度であり、ＰＺＴの結晶化温度（６００℃程度）よりも高いことから、ＳＢＴを用いる場合には、より高温の酸化性雰囲気下での熱処理が必要となる。そのため、キャパシタ直下のプラグ（ここではＷプラグ２０）の酸化の問題はより深刻なる。しかし、本実施形態によれば、ＰＺＴより高温の熱処理が必要となる強誘電体を用いる場合に対しても、同様の効果が期待できる。
【００６８】
一方、キャパシタ上部電極・下部電極の材料としては、ルテニウム、またはストロンチウムルテニウム酸化物（ＳｒＲｕＯ３ ）のような化合物導電体も使用することが可能である。
【００６９】
また、本実施形態では、バリア層としてＳｉＣ膜２１とＴｉＣ／ＴｉＳｉ層２６との積層膜を使用したが、ＴｉＣ／ＴｉＳｉ層２６の代わりに、チタンシリサイドを含まない、炭化チタン（ＴｉＣ）を主成分とする金属炭化物膜を使用しても構わない。すなわち、ＳｉＣ膜と金属炭化物膜との積層膜でも構わない。
【００７０】
（第２の実施形態）
図７〜図９は、本発明の第２の実施形態に係るＣＯＰ型ＦｅＲＡＭセルの製造工程を示す断面図である。なお、図１〜図５と対応する部分には図１〜図５と同一符号を付してあり、詳細な説明は省略する。
【００７１】
本実施形態が第１の実施形態と異なる主たる点は、キャパシタ下に多結晶シリコンプラグが設けられ、キャパシタ下部および上部電極にＳｒＲｕＯ３ 膜が用いられていることにある。
【００７２】
まず、第１の実施形態と同様に、図１（ａ）〜図１（ｃ）の工程を行い、続いて図７（ａ）に示すように、コンタクトホール１４内に砒素がドープされた多結晶シリコン膜からなる多結晶シリコンプラグ３０を形成し、さらに多結晶シリコンプラグ３０上にチタンシリサイド膜３１を形成し、コンタクトホール１４内を多結晶シリコンプラグ３０とチタンシリサイド膜３１で埋め込む。
【００７３】
多結晶シリコンプラグ３０、チタンシリサイド膜３１の具体的な形成方法は以下の通りである。
【００７４】
まず、コンタクトホール１４の内部を埋め込むように、ＣＶＤプロセスにより多結晶シリコン膜を全面に形成し、そしてコンタクトホール１４の外部の不要な多結晶シリコン膜を除去して、コンタクトホール１４を多結晶シリコン膜からなる多結晶シリコンプラグ３０で埋め込む。次に、ＣＶＤプロセスによりチタン膜（不図示）を全面に形成し、その後、熱処理によりチタン膜と多結晶シリコンプラグ３０の上部とを反応させ、多結晶シリコンプラグ３０の上部をチタンシリサイド膜３１に変える。そして、未反応のチタン膜を除去して、図７（ａ）に示した断面構造が得られる。
【００７５】
次に、図７（ｂ）に示すように、ＣＶＤプロセスにより、シリコン窒化膜１７、シリコン酸化膜３２を全面に順次形成し、続いてキャパシタに接続される方のソース／ドレイン拡散層１２に達するコンタクトホール１８を、シリコン酸化膜３２、シリコン窒化膜１７、シリコン酸化膜１３に開口する。その後、多結晶シリコンプラグ３０と同様のプロセスにより、コンタクトホール１８内を多結晶シリコンプラグ３３で埋め込む。
【００７６】
次に、図７（ｂ）に示すように、スパッタプロセスにより、厚さ２．５ｎｍ程度のチタン膜３４、厚さ１０ｎｍのＳｉＣ膜２１、厚さ２．５ｎｍ程度のチタン膜２２を全面に順次形成する。
【００７７】
次に、不活性ガスまたは真空中で５００℃以上のアニールを行い、ＳｉＣ膜２１とチタン膜２２とを反応させ、図７（ｃ）に示すように、ＴｉＣ／ＴｉＳｉ層２６を形成する。
【００７８】
このとき、多結晶シリコンプラグ３３に接した部分のチタン膜３４はチタンシリサイド膜３５に変わり、残りの部分はＴｉ／ＴｉＳｉ層２６’に変わる。Ｔｉ／ＴｉＳｉ層２６’とＳｉＣ膜２１とＴｉ／ＴｉＳｉ層２６との積層膜（バリア層）の合計膜厚は１５ｎｍ程度となり、従来のバリア層の膜厚（１００ｎｍ）に比べて十分に小さい。なお、チタン膜３４を厚く形成し、チタン膜３４の一部が残るようにしても構わない。この場合、残ったチタン膜３４が多結晶シリコンプラグ３３と後で形成するＰＺＴ膜２５との密着性を高める役割を果たす。
【００７９】
次に、図８（ｄ）に示すように、ＴｉＣ／ＴｉＳｉ層２６上にキャパシタ下部電極となる第一のＳｒＲｕＯ３ 膜３６（膜構造はアモルファス）をスパッタプロセスにより形成し、続いて６００℃のＲＴＡを行い、ＳｒＲｕＯ３ 膜３６を結晶化させ、電極として使用できる質の良い結晶質のＳｒＲｕＯ３ 膜３６を得る。
【００８０】
なお、図７（ｃ）の工程のアニールを省いて、本工程のＲＴＡによりＴｉＣ／ＴｉＳｉ層２６，２６’を形成しても構わない。しかし、本実施形態のように、ＴｉＣ／ＴｉＳｉ層２６，２６’を形成するための熱工程と、ＳｒＲｕＯ３ 膜３６を結晶化するための熱工程をそれぞれ別にすることにより、各熱工程を最適化できるという効果が得られる。
【００８１】
次に、図８（ｅ）に示すように、ＳｒＲｕＯ３ 膜３６上にキャパシタ誘電体膜となるＰＺＴ膜２５をスパッタプロセスにより形成し、続いて酸素雰囲気中でのＲＴＡによりＰＺＴ膜２５の結晶化を行う。
【００８２】
上記酸素雰囲気中でのＲＴＡにおいて、雰囲気中の一部の酸素はＰＺＴ膜２５中を拡散してキャパシタ下部電極（第一のＳｒＲｕＯ３ 膜３６）にも達するが、ＴｉＣ／ＴｉＳｉ層２６’とＳｉＣ膜２１とＴｉＣ／ＴｉＳｉ層２６との積層膜の酸素拡散抑制効果が高いため、キャパシタ下部電極の下にある多結晶シリコンプラグ３３やチタンシリサイド膜３５が酸化されることはない。
【００８３】
また、ＴｉＣ／ＴｉＳｉ層２６’とＳｉＣ膜２１とＴｉＣ／ＴｉＳｉ層２６との積層膜は、その上下に存在する膜３６，３５，３３の構成材料と反応することはない。したがって、ＴｉＣ／ＴｉＳｉ層２６’とＳｉＣ膜２１とＴｉＣ／ＴｉＳｉ層２６との積層膜は、図８（ｅ）のキャパシタ製造工程中の酸素雰囲気中でのＲＴＡにおいて、何ら障害をもたらすことはない。すなわち、酸素欠損が無く、十分に結晶化された、特性の優れたＰＺＴ膜２５を得るために、酸素雰囲気下で高温のＲＴＡを行っても、ＰＺＴ膜２５と多結晶シリコンプラグ３３との間の熱安定性は保たれる。
【００８４】
また、ＳｉＣは上述したように熱的に極めて安定であるとともに、酸素透過性が極めて低い材料であることから、多結晶シリコンプラグ３３の形成後に行われる、上記酸素雰囲気中でのＲＴＡを含む複数回の酸化性雰囲気下での熱処理の工程においても、ＳｉＣ膜２１自体変化を受けず、多結晶シリコンプラグ３３の酸化を極めて効率よく防止することができる。
【００８５】
一方、多結晶シリコンプラグ３０やチタンシリサイド膜３１は、ＴｉＣ／ＴｉＳｉ層２６’とＳｉＣ膜２１とＴｉＣ／ＴｉＳｉ層２６との積層膜に加えてシリコン窒化膜１７、シリコン酸化膜３２によっても覆われているので、当然に酸化されない。
【００８６】
その後、図８（ｅ）に示すように、ＰＺＴ膜２５上にキャパシタ上部電極としての第二のＳｒＲｕＯ３ 膜３７をスパッタプロセスおよびＲＴＡにより形成し、第二のＳｒＲｕＯ３ 膜３７上にシリコン酸化膜からなる絶縁膜マスク２８を形成する。
【００８７】
次に、絶縁膜マスク２８をマスクにして第二のＳｒＲｕＯ３ 膜３７、ＰＺＴ膜２５をＲＩＥプロセスによりエッチングして、第二のＳｒＲｕＯ３ 膜３７からなるキャパシタ上部電極、ＰＺＴ膜２５からなるキャパシタ誘電体膜を形成する。その後、絶縁膜マスク２８を除去する。
【００８８】
次に、図９（ｆ）に示すように、第二のＳｒＲｕＯ３ 膜３７、ＰＺＴ膜２５を覆うレジストマスク（不図示）を第一のＳｒＲｕＯ３ 膜３６上に形成し、該レジストマスクをマスクにして、第一のＳｒＲｕＯ３ 膜３６、ＴｉＣ／ＴｉＳｉ層２６、ＳｉＣ膜２１、ＴｉＣ／ＴｉＳｉ層２６’をＲＩＥプロセスでエッチングすることで、キャパシタが得られる。
【００８９】
次に、図９（ｇ）に示すように、ＣＶＤプロセスによりシリコン酸化膜２９を全面に形成し、続いて図９（ｆ）の工程のＲＩＥプロセスでＰＺＴ膜２５に生じたダメージを除去するために、酸素雰囲気下で６００℃程度の熱処理を行う。
【００９０】
ここで、上記酸化性雰囲気下での熱処理においては、酸素はキャパシタ内にも浸透しダメージ回復に寄与する一方、一部はキャパシタ下部電極（第一のＳｒＲｕＯ３ 膜３６）にも達するが、ＴｉＣ／ＴｉＳｉ層２６’とＳｉＣ膜２１とＴｉＣ／ＴｉＳｉ層２６との積層膜の酸素拡散抑止効果が高いため、キャパシタ下部電極の下にある多結晶シリコンプラグ３３やチタンシリサイド膜３５が酸化されることはない。
【００９１】
また、ＴｉＣ／ＴｉＳｉ層２６’とＳｉＣ膜２１とＴｉＣ／ＴｉＳｉ層２６との積層膜は、その上下にある膜３６，３５，３３の構成材料と反応することはない。したがって、ＴｉＣ／ＴｉＳｉ層２６’とＳｉＣ膜２１とＴｉＣ／ＴｉＳｉ層２６との積層膜は、図９（ｇ）の酸素雰囲気中での熱処理において、何ら障害をもたらすことはない。すなわち、ＰＺＴ膜２５のダメージを十分に回復するために、酸素雰囲気下で高温の熱処理を行っても、ＰＺＴ膜２５と多結晶シリコンプラグ３３との間の熱安定性は保たれる。
【００９２】
この後、図には示さないが、周知の工程、すなわちＭＯＳトランジスタのソース／ドレイン拡散層１２の他方に連通するコンタクトの形成工程、ドライブ線の形成工程、ビット線の形成工程、上層メタル配線の配線工程を経て、ＦｅＲＡＭが完成することになる。
【００９３】
上記周知の工程で必要となるレジスト（エッチングマスク）は、第１の実施形態と同様に、キャパシタを凸部とする段差が十分に小さいので、容易に正確に形成することができる。
【００９４】
以上述べたように本実施形態によれば、バリア層として酸素拡散抑制効果の高いＴｉＣ／ＴｉＳｉ層２６’とＳｉＣ膜２１とＴｉＣ／ＴｉＳｉ層２６との積層膜を使用することで、バリア層の薄膜化を図れるとともに、ＰＺＴ膜２５の結晶化やダメージ回復等を目的とした酸素雰囲気下での高温の熱処理による、多結晶シリコンプラグ３３の酸化等を効果的に防止でき、これにより特性・信頼性の高いＣＯＰ型ＦｅＲＡＭセルを備えたＦｅＲＡＭを実現することが可能となる。
【００９５】
本発明者等は、本実施形態のキャパシタ／プラグ構造に類似した試料を用いて実験を行い本実施形態の効果を確認した。具体的には、まず、多結晶シリコンプラグ上に、チタンシリサイド膜（３０ｎｍ）、ＳｉＣ膜（７ｎｍ）、チタン膜（２．５ｎｍ）、イリジウム膜（５０ｎｍ）、白金膜（１０ｎｍ）、ＳｒＲｕＯ３ 膜（１０ｎｍ）、ＰＺＴ膜（１３０ｎｍ）を順次堆積し、試料（Ｓｉ／ＴｉＳｉ／ＳｉＣ／Ｔｉ／Ｉｒ／Ｐｔ／ＳｒＲｕＯ３ ／ＰＺＴ構造）を作成し、次に上記試料に６５０℃、１時間の酸素アニールを施し、その後の各元素の深さ方向の濃度プロファイルをＳＩＭＳによって測定した。
【００９６】
その分析結果（電圧−残留分極（Ｖ−Ｐｒ）特性）を図１０に示す。図１０から、ＳｉＣ膜下の多結晶シリコンプラグと、ＳｉＣ膜上のＩｒ膜、ＳｒＲｕＯ３ 膜およびＰｔ膜（電極）とに関して、プラグ材料（Ｓｉ）と電極材料（Ｉｒ，Ｒｕ，Ｐｔ）との間の反応および相互拡散は認められないことが分かる。
【００９７】
また、図１１（ａ）および（ｂ）に、それぞれ、上記試料に上記酸素アニールを施し、該酸素アニールが施された試料上にキャパシタ上部電極としてのＳｒＲｕＯ３ 膜、白金膜を順次形成して得られるキャパシタ、および上記試料からＴｉ膜を省いたものものを用いて同様にして形成したキャパシタのヒステリシス特性を示す。
【００９８】
図１１から、ＳｉＣ膜とＴｉ膜との積層膜を含む試料を用いることにより、Ｔｉ膜を省いたＳｉＣ膜単独の試料に比べて、良好なヒステリシス特性が得られることが分かる。
【００９９】
なお、本実施形態においても、第１の実施形態と同様に、チタン膜２２の代わりに、例えばジルコニウム膜、ハフニウム膜、バナジウム膜、ニオブ膜、またはタンタル膜も用いることが可能である。また、キャパシタ材料に関しても、第１の実施形態と同様に、ＰＺＴの変わりに、ＳＢＴやＢＩＴ等の強誘電体材料を用いることができる。
【０１００】
また、本実施形態では、キャパシタ上部電極・下部電極の材料にはＳｒＲｕＯ３ を用いているが、このような材料に限定されることはない。例えば、ＢａＲｕＯ３ 等の導電性複合酸化物、または貴金属、例えば白金、イリジウムもしくはルテニウム、さらにはこれらの貴金属の酸化物も使用することが可能である。
【０１０１】
（第３の実施形態）
図１２〜図１３は、本発明の第３の実施形態に係るＣＯＰ型ＦｅＲＡＭセルの製造工程を示す断面図である。なお、図１〜図５と対応する部分には図１〜図５と同一符号を付してあり、詳細な説明は省略する。
【０１０２】
本実施形態が第１の実施形態と異なる点は、キャパシタ下に位置するＷプラグをＳｉＣ膜とＴｉＣ／ＴｉＳｉ層との積層膜で覆うことにある。
【０１０３】
まず、第１の実施形態と同様に、図１（ａ）〜図１（ｃ）の工程を行い、続いて図１２（ａ）に示すように、コンタクトホール１４の内壁を被覆するように厚さ１０ｎｍ以下のＳｉＣ膜３８をＣＶＤプロセスにより全面に形成し、その後ＳｉＣ膜３８上に厚さ５ｎｍの程度の薄いチタン膜３９をスパッタプロセスにより形成する。ここで、ＳｉＣ膜３８をスパッタプロセスにより形成し、チタン膜３９をＣＶＤプロセスにより形成しても構わない。
【０１０４】
次に、図１２（ｂ）に示すように、不活性ガスまたは真空中でアニールを行って、ＳｉＣ膜３８とチタン膜３９とを反応させ、ＳｉＣ膜３８の表面にＴｉＣ／ＴｉＳｉ層４０を形成し、続いてコンタクトホール１４内を埋め込むように、ＷプラグとなるＷ膜１６を全面に形成する。
【０１０５】
次に、図１３（ｃ）に示すように、コンタクトホール１４外部の不要なＷ膜１６、ＳｉＣ膜３８およびＴｉＣ／ＴｉＳｉ層４０を例えばＣＭＰプロセスにより除去する。
【０１０６】
次に、図１３（ｃ）に示すように、シリコン窒化膜１７を全面に形成し、続いてキャパシタに接続される方のソース／ドレイン拡散層１２に達するコンタクトホール１８を開口し、その後図１２（ａ），図１２（ｂ）の工程と同様に、コンタクトホール１８内にＳｉＣ膜４１およびＴｉＣ／ＴｉＳｉ層４２を介してＷプラグ２０を埋め込み形成する。
【０１０７】
次に、第１の実施形態で説明した図３（ｇ）〜図５（ｋ）の工程を行い、続いて続いて図４（ｉ）の工程におけるエッチング加工時にＰＺＴ膜２５に生じたダメージを除去するために、酸素雰囲気下で６００℃程度の熱処理を行う。この段階の断面図を図１３（ｄ）に示す。
【０１０８】
このとき、第１の実施形態と同様に、雰囲気中の一部の酸素はキャパシタ下部電極（イリジウム膜２３、第一の白金膜２４）にも達するが、イリジウム膜２３自体ある程度の酸素拡散抑止効果があることに加えて、ＳｉＣ膜２１とＴｉＣ／ＴｉＳｉ層２６の積層膜の酸素拡散抑制効果が高いため、キャパシタ下部電極の下にあるＷプラグ２０が酸化されることはない。
【０１０９】
また、第１の実施形態と同様に、Ｗプラグ２０の形成後の行われる複数回の酸化性雰囲気下での熱処理の工程においても、ＳｉＣ膜２１自体変化を受けず、多結晶シリコンプラグ３３の酸化を極めて効率よく防止することができる。さらに、第１の実施形態と同様に、ＳｉＣ膜２１とＴｉＣ／ＴｉＳｉ層２６との積層膜は、上記キャパシタ製造工程に伴う酸素雰囲気中での熱処理において、何ら障害をもたらすことはなく、ＰＺＴ膜２５とＷプラグ２０との間の熱安定性は保たれる。
【０１１０】
一方、Ｗプラグ１６は、ＳｉＣ膜２１とＴｉＣ／ＴｉＳｉ層２６の積層膜に加えて、シリコン窒化膜１７によっても覆われているので、当然に酸化されない。
【０１１１】
この後、図には示さないが、周知の工程、すなわちＭＯＳトランジスタのソース／ドレイン拡散層１０の他方に連通するコンタクトの形成工程、ドライブ線の形成工程、ビット線の形成工程、上層メタル配線の配線工程を経て、ＦｅＲＡＭが完成することになる。
【０１１２】
本実施形態でも、第１の実施形態と同様に、バリア層の薄膜化を図れるとともに、Ｗプラグ２０の酸化等を効果的に防止でき、特性・信頼性の高いＣＯＰ型ＦｅＲＡＭセルを備えたＦｅＲＡＭを実現することが可能となる。
【０１１３】
また、本実施形態においても、第１の実施形態で述べたＰＺＴ以外のキャパシタ誘電体膜の材料、白金以外のキャパシタ上部電極・下部電極の材料を使用することが可能である。
【０１１４】
なお、本発明は、上記実施形態に限定されるものではない。例えば、上記実施形態では、キャパシタの上層にビット線が配置される構造のメモリセルについて説明したが、より集積度を増すためには、ビット線の形成後にキャパシタが配置される構造のメモリセルにも本発明を適用することができる。
【０１１５】
また、本発明は、図１４（ａ）に示すように、セルトランジスタ（Ｔ）のソース／ドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続したセル構造を有する強誘電体メモリ（ＴＣ並列ユニット直列接続型強誘電体メモリ）にも適用できる。図１４（ｂ）に、図１３（ａ）に示したセル構造の断面図を示す。図中、５１は半導体基板、５２はソース／ドレイン拡散層、５３はゲート絶縁膜、５４はゲート電極、５５は層間絶縁膜、５６はキャパシタ下部電極、５７はキャパシタ下部電極とセルトランジスタＴの一方のソース／ドレイン拡散層とを接続するプラグ、５８は強誘電体からなるキャパシタ誘電体膜、５９はキャパシタ上部電極、６０は層間絶縁膜、６１はキャパシタ上部電極とセルトランジスタＴの他方のソース／ドレイン拡散層とを接続する導電性プラグをそれぞれ示している。
【０１１６】
また、本発明は、Ｔａ２ ０５ 、（Ｂａ，Ｓｒ）Ｔｉ０３ 等の高誘電体材料をキャパシタ誘電体膜に使用したスタック型ＤＲＡＭにも適用できる。この場合も、プラグ／キャパシタ構造に関して上記実施形態と同様の効果が得られる。
【０１１７】
さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題を解決できる場合には、この構成要件が削除された構成が発明として抽出され得る。
【０１１８】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【０１１９】
【発明の効果】
以上詳説したように本発明によれば、導電性プラグ／電極構造を形成した後、酸化性雰囲気下での熱処理を必要とする場合における上記導電性プラグの酸化を微細化の妨げを招かずに効果的に防止できる半導体装置およびその製造方法を実現できるようになる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＣＯＰ型ＦｅＲＡＭセルの製造工程を示す断面図
【図２】図１に続く同ＣＯＰ型ＦｅＲＡＭセルの製造工程を示す断面図
【図３】図２に続く同ＣＯＰ型ＦｅＲＡＭセルの製造工程を示す断面図
【図４】図３に続く同ＣＯＰ型ＦｅＲＡＭセルの製造工程を示す断面図
【図５】図４に続く同ＣＯＰ型ＦｅＲＡＭセルの製造工程を示す断面図
【図６】酸素アニールが施された試料（Ｗ／ＳｉＣ／Ｔｉ／Ｐｔ構造）の顕微鏡写真（断面ＳＥＭ写真）
【図７】本発明の第２の実施形態に係るＣＯＰ型ＦｅＲＡＭセルの製造工程を示す断面図
【図８】図６に続く同ＣＯＰ型ＦｅＲＡＭセルの製造工程を示す断面図
【図９】図７に続く同ＣＯＰ型ＦｅＲＡＭセルの製造工程を示す断面図
【図１０】酸素アニールが施された試料（Ｓｉ／ＴｉＳｉ／ＳｉＣ／Ｔｉ／Ｉｒ／Ｐｔ／ＳｒＲｕＯ３ ／ＰＺＴ構造）のＳＩＭＳ分析の結果を示す図
【図１１】図１０の試料を用いて形成したキャパシタおよび同試料からＴｉ膜を省いた構造を用いて形成したキャパシタのヒステリシス特性を示す図
【図１２】本発明の第３の実施形態に係るＣＯＰ型ＦｅＲＡＭセルの製造工程を示す断面図
【図１３】図８に続く同ＣＯＰ型ＦｅＲＡＭセルの製造工程を示す断面図
【図１４】本発明の他の実施形態を説明するための等価回路図および断面図
【図１５】従来のＣＯＰ構造を示す断面図
【符号の説明】
１…ｐ型シリコン基板
２…溝
３…絶縁膜
４…ＭＯＳトランジスタ
５…シリコン酸化膜
６…ｎ型多結晶シリコン膜
７…タングステンシリサイド膜
８…シリコン窒化膜
９…ゲート電極
１０…エクステンション
１１…ゲート側壁絶縁膜
１２…ソース／ドレイン拡散層
１３…シリコン酸化膜
１４…コンタクトホール
１５…窒化チタン膜
１６…Ｗプラグ
１７…シリコン窒化膜
１８…コンタクトホール
１９…窒化チタン膜
２０…Ｗプラグ
２１…ＳｉＣ膜
２２…チタン膜
２３…イリジウム膜（キャパシタ下部電極）
２４…第一の白金膜（キャパシタ下部電極）
２５…ＰＺＴ膜（キャパシタ誘電体膜）
２６…ＴｉＣ／ＴｉＳｉ層
２７…第二の白金膜（キャパシタ上部電極）
２８…絶縁膜マスク
２９…シリコン酸化膜
３０…多結晶シリコンプラグ
３１…チタンシリサイド膜
３２…シリコン酸化膜
３３…多結晶シリコンプラグ
３４…チタン膜
３５…チタンシリサイド膜
３６…第一のＳｒＲｕＯ３ 膜（キャパシタ下部電極）
３７…第二のＳｒＲｕＯ３ 膜（キャパシタ上部電極）
３８…ＳｉＣ膜
３９…チタン膜
４０…ＴｉＣ／ＴｉＳｉ層
Claims (9)
- 半導体基板上に設けられた導電性プラグと、
前記導電性プラグ上に設けられた炭化珪素膜と、
前記炭化珪素膜上に設けられ、金属炭化物を含む金属化合物膜と、
前記金属化合物膜上に設けられた電極と
を具備してなることを特徴とする半導体装置。 - 半導体基板上に設けられた導電性プラグと、
前記導電性プラグ上に設けられた炭化珪素膜と、
前記炭化珪素膜上に設けられ、金属炭化物を含む金属化合物膜と、
前記金属化合物膜上に設けられたキャパシタ下部電極と、
前記キャパシタ下部電極上に設けられた強誘電体材料または高誘電体材料を主成分とするキャパシタ誘電体膜と、
前記キャパシタ誘電体膜上に設けられたキャパシタ上部電極と
を具備してなることを特徴とする半導体装置。 - 前記導電性プラグは、前記半導体基板の表面に設けられたトランジスタの活性領域に電気的に接続したものであることを特徴とする請求項１または２に記載の半導体装置。
- 前記金属炭化物は、チタン、ジルコニウム、ハフニウム、バナジウム、ニオブ、またはタンタルの炭化物であることを特徴とする請求項１ないし３のいずれか１項に記載の半導体装置。
- 前記金属化合物膜は、前記金属炭化物を構成する金属と珪素との化合物をさらに含むことを特徴とする請求項１ないし４のいずれか１項に記載の半導体装置。
- 半導体基板上に導電性プラグを形成する工程と、
前記導電性プラグの上面を覆う炭化珪素膜を形成する工程と、
前記炭化珪素膜上に第１の金属膜を形成する工程と、
前記第１の金属膜上に第２の金属膜を形成する工程と、
前記第２の金属膜上に強誘電体材料または高誘電体材料を主成分とする誘電体膜を形成する工程と、
酸化性雰囲気中での熱処理により、前記炭化珪素膜上に、前記第１の金属膜の構成金属と炭素との金属炭化物を含む金属化合物膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 前記第１の金属膜は、チタン膜、ジルコニウム膜、ハフニウム膜、バナジウム膜、ニオブ膜、またはタンタル膜であることを特徴とする請求項６または７に記載の半導体装置の製造方法。
- 前記金属化合物膜上に第３の金属膜を形成する工程と、前記第３の金属膜、前記金属化合物膜、前記誘電体膜、前記第２の金属膜および前記炭化珪素膜をエッチングにより加工する工程と、酸化性雰囲気中での熱処理を行う工程とをさらに含むことを特徴とする請求項６または７に記載の半導体装置の製造方法。
- 前記誘電体膜はキャパシタ誘電体膜、前記第２および第３の金属膜はそれぞれキャパシタ下部電極およびキャパシタ上部電極であることを特徴とする請求項６ないし８のいずれか１項に記載の半導体装置の製造方法。
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|---|---|---|---|---|
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| JP2012124223A (ja) * | 2010-12-06 | 2012-06-28 | Ricoh Co Ltd | 圧電アクチュエータ、液滴吐出ヘッド及び液滴吐出装置 |
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