JP2001267516A

JP2001267516A - 強誘電体メモリ

Info

Publication number: JP2001267516A
Application number: JP2000074574A
Authority: JP
Inventors: Hisami Okuwada; 久美奥和田; Osamu Arisumi; 修有隅
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-03-16
Filing date: 2000-03-16
Publication date: 2001-09-28

Abstract

(57)【要約】【課題】信頼性が高く、かつ高集積化が可能な強誘電
体メモリを提供する。【解決手段】強誘電体メモリは、プラグと、プラグの
上方に形成され、上部電極、下部電極、および上部電極
と下部電極の間に挟まれた強誘電体とから成る強誘電体
キャパシタと、プラグと下部電極との接続面を覆うバリ
ア層とを含む。バリア層は、炭化物膜またはホウ化物膜
を含み、プラグ上面を覆って、あるいは、キャパシタの
下部電極の底面全体を覆って延びる。バリア層の炭化物
膜またはホウ化物膜の熱膨張率は、プラグの熱膨張率と
近似する。また、バリア層の比抵抗は２０μΩ・ｃｍ〜
１００μΩ・ｃｍと、きわめて低い。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、強誘電体薄膜を用
いた不揮発性メモリ素子に関する。

【０００２】

【従来の技術】強誘電体は自発分極を有し、外部電界に
よってその自然分極の方向を逆転させることができるの
で、古くからメモリ素子への応用が試みられてきた。誘
電体薄膜の強誘電性を利用した不揮発性メモリは、低消
費電力の汎用不揮発メモリの他、非接触カード（ＲＦ−
ＩＤ、ＴＡＧ）などへの応用も期待されている。不揮発
性メモリとしては、ＭＦＭ（金属−強誘電体−金属）構
造をＭＯＳトランジスタ上に構成するタイプが実現され
ている。これは、ゲート絶縁膜に強誘電体薄膜を用い、
残留分極の双安定性を利用して、チャネルの導電率をＯ
Ｎ，ＯＦＦ制御するものである。また、ＭＦＭ構造の金
属電極（Ｍ）の代わりに導電性酸化膜の電極が用いられ
ることもある。

【０００３】ＭＦＭ構造の強誘電体メモリは、デバイス
形成が比較的容易であるという利点を持つため、現在で
は最も実用的なデバイス構造と考えられている。しかし
ながら、読み出し動作と書き込み動作が、分極の反転と
いう同じ操作から成り立っているために、読み出し動作
で記録が失われ、再書き込み動作が必ず必要である。こ
のため、長いサイクルタイムを要し、ＤＲＡＭ並みの高
速化を目指すうえでは、不利な構造である。

【０００４】また、従来のＦＲＡＭは、図２に示すよう
に、強誘電体キャパシタ５０の下部電極５１がプレート
線を兼ね、このプレート線を介してゲート電圧を印可す
る動作を行っていた。しかし、強誘電体キャパシタの電
極は、強誘電体膜５２と反応しないような貴金属や酸化
物を使用する必要がある。これらはアルミニウム（Ａ
ｌ）や銅（Ｃｕ）のような配線材料に比べて４〜１００
倍も抵抗が高いためプレート線容量が大きく、この構造
のままではアクセスタイムを短縮させることは到底不可
能であった。

【０００５】アクセスタイムを短縮化し、素子の微細化
を進めるには、ＤＲＡＭと同じように、プレート線をキ
ャパシタの上部に形成する構造が望ましい。そのため、
図１に示すようなＣＯＰ（Capacitor on Plug）構造が
有効であると考えられる。ＣＯＰ構造では、配線はキャ
パシタとは別に形成されているので、アルミニウム（Ａ
ｌ）や銅（Ｃｕ）のような低抵抗配線で動作できるうえ
に、動作電圧の一部をあらかじめ負荷しておく、といっ
た高速化の工夫も可能になり、集積度を上げ、チップサ
イズを小さくすることもできる。

【０００６】

【発明が解決しようとする課題】ＣＯＰ構造のプラグ材
としては、シリコン（Ｓｉ）プラグよりも低抵抗のタン
グステン（Ｗ）プラグが有望と考えられる。しかし、タ
ングステンプラグは、シリコンプラグに比較して反応性
が高く、プラグ上部に電極や強誘電体を形成する際の熱
処理において、抵抗値の増大を招く。この結果、タング
ステンプラグ表面に表面荒れが生じ、ひどい場合には、
剥がれが生じる。

【０００７】この問題を回避するために、電極材料と反
応せず、酸化あるいは還元処理に強いバリア層が要望さ
れている。しかし、たとえば酸化物のバリア層は、膜自
体は一般に安定であり、反応性は低いものの、抵抗が高
いという欠点がある。さらに、バリア層を形成するプロ
セス自体に酸素雰囲気が必要であり、タングステンの表
面も酸化させてしまう。このとき、タングステンの酸化
物であるＷＯ_３は絶縁体であり、いったん生成されると
還元することが難しい。一方、タングステンの窒化物Ｗ
Ｎｘは、他のデバイスでも電極材料として用いられる導
電体であるが、５００℃以下の酸素中熱処理でも簡単に
酸化してしまうという問題がある。

【０００８】そこで、本発明は、上記問題点に鑑み、プ
ラグと強誘電体キャパシタとの剥離を防止し、かつ高い
導電性を維持することのできる、信頼性にすぐれた高集
積化不揮発性メモリを提供することを目的とする。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に、本発明の不揮発性メモリは、プラグと、プラグに接
続され、上部電極と、下部電極と、上部および下部電極
の間に挟まれた強誘電体とから成るＭＦＭ（Metal-Ferr
oelectric-Metal）構造の強誘電体キャパシタと、プラ
グと下部電極との接続面を覆う炭化物膜またはホウ化物
膜を含むバリア層とを備える。

【００１０】炭化物やホウ化物は、酸化物に比べて比抵
抗が低く、耐熱性も高い。たとえば、炭化物としては、
ＳｉＣ（１００μΩ・ｃｍ）、ＺｒＣ（４０μΩ・ｃ
ｍ）、ＷＣ（２０〜５０μΩ・ｃｍ）、Ｗ_２Ｃ（８０μ
Ω・ｃｍ）、ＨｆＣ（１１０μΩ・ｃｍ）、ＴａＣ（４
０μΩ・ｃｍ）を用いることができる。ホウ化物として
は、ＺｒＢ_２（２０μΩ・ｃｍ）、ＨｆＢ_２（１０μΩ
・ｃｍ）、ＴａＢ_２（４０μΩ・ｃｍ）、ＮｂＢ_２（３
０μΩ・ｃｍ）、ＬａＢ_６（３０μΩ・ｃｍ）、Ｗ_２Ｂ
（５０μΩ・ｃｍ）を用いることができる。これらは、
コンタクト抵抗としては、充分に低い比抵抗を有する。

【００１１】プラグの熱膨張率と、バリア層の熱膨張率
は近似する。これにより、従来のキャパシタ構造で問題
となっていた、プラグと下部電極との間の膜剥がれを効
果的に防止し、メモリの信頼性を向上することができ
る。

【００１２】プラグは、たとえばタングステンプラグで
ある。この場合、炭化物膜あるいはホウ化物膜として、
タングステンカーバイド膜またはタングステンボライド
膜を用いる。このような炭化物膜あるいはホウ化物膜を
形成することにより、タングステン表面が安定する。ま
た、タングステンプラグの熱膨張率と、炭化タングステ
ンあるいはホウ化タングステンの熱膨張率とは近いた
め、プラグと下部電極との間で、膜剥がれが生じにく
い。

【００１３】このようなバリア層は、酸化、還元がされ
にくく、インテグレーション後にもコンタクト抵抗が上
昇することがなく、高速動作が可能である。

【００１４】本発明のその他の特徴および効果は、図面
を参照した以下の説明でより明確になるものである。

【００１５】

【発明の実施の形態】以下、図面を参照して本発明を詳
細に説明する。

【００１６】＜第１実施形態＞図１は、本発明の第１実
施形態に係る強誘電体メモリ１００の図である。メモリ
１００は、プラグ１３と、プラグ１３上方に形成された
ＭＦＭ構造を有する強誘電体キャパシタ(以下「ＭＦＭ
キャパシタ」とする)３０と、プラグ１３上のＭＦＭキ
ャパシタ３０との接続面に形成されたバリア層１２を含
む。ＭＦＭキャパシタ３０は、上部電極３３と、下部電
極３１と、上部電極３３および下部電極３１の間に挟ま
れた強誘電体３２とから成る。バリア層１２は、炭化物
膜またはホウ化物膜を含んでいる。メモリ１００はま
た、ゲート２２、ソースおよびドレイン２３ａ、２３ｂ
から成るトランジスタと、ビット線１０を含む。図１の
例では、ＭＦＭキャパシタ３０は、ビット線１０の下方
に位置する。ＭＦＭキャパシタ３０の下部電極３１は、
タングステン（Ｗ）のプラグ１３を介して、ソース／ド
レインのいずれか一方に接続されている。図１の例で
は、下部電極３１は、たとえばドレイン２３ｂに接続さ
れている。ソース・ドレインの他方（図１では２３ａ）
は、ビット線１０に接続されている。ＭＦＭキャパシタ
３０とビット線１０とは、図１の平面外で接続されてい
る。

【００１７】本発明の強誘電体メモリの特徴として、プ
ラグ１３とＭＦＭキャパシタ３０の下部電極３１との間
に、ホウ化物または炭化物から成る導電性のバリア層１
２を有する。バリア層１２は、第１実施形態ではＷ_２Ｂ
膜である。ＭＦＭキャパシタ３０の下部電極と接続され
るプラグ１３の上部を、ホウ化物または炭化物のバリア
層１２で覆う理由は、本来プラグ材料として用いられる
タングステンの表面は変化しやすく、剥がれやすいとい
う問題点を解消するためである。プラグ表面の接着が良
好にできないと、下部電極との接続、導通を良好に保つ
ことができない。そうすると、メモリの動作にエラーが
生じやすくなる。

【００１８】第１実施形態のバリア層１２は、電気抵抗
が低く、酸化、還元がされにくいＷ _２Ｂで形成されてい
る。Ｗ_２Ｂの比抵抗は５０μΩ・ｃｍ程度と低く、か
つ、８００℃まではほとんど酸化が見られず安定であ
る。また、Ｗ_２Ｂの熱膨張率はタングステンの熱膨張率
と近く（ともに４〜５×１０^−６／Ｋ）、ＲＴＡ（Rapi
dThermal Anneal）処理のようなヒートショックに対し
て剥がれが生じない。また、バリア層１２にＣｏ、Ｃ
ｒ、Ｔａ、Ｚｒ、Ｈｆを同時添加することによって、熱
膨張率をさらに調整することができる。このような調整
により、膜の付着性がさらに向上する。

【００１９】図１の強誘電体メモリ１００を形成するに
は、まず、シリコン基板２０にシリコン酸化膜から成る
絶縁膜を形成し、拡散処理、酸化膜形成、ドーピング、
導電層積層後、層間絶縁膜１５を点線Ａの位置まで形成
する。これによりゲート２２、ソースおよびドレイン２
３ａ，２３ｂから成るトランジスタを得る。このような
トランジスタの形成は周知の方法でよい。

【００２０】次に、フォトリソグラフィおよびエッチン
グにより、ドレイン２３ｂに達するバイア・ホールを形
成し、タングステンを充填して、プラグ１３を形成す
る。プラグ１３の上面にボロンをイオンプランテーショ
ンで注入し、Ｗ_２Ｂバリア層１２を約１０００Åの深さ
に形成した。

【００２１】この後、バリア層１３およびプラグ１４の
上面をＣＭＰで平坦化し、さらにバリア性を高めるため
に、ＴｉＮ（窒化チタン）層１２ｃを約５００Åの厚さ
にスパッタリング形成し（図３参照）、８００℃のアン
モニアガス中で加熱処理した。ＴｉＮ膜１２ｃを設ける
ことにより、キャパシタ３０の電極成分Ｐｔや強誘電体
成分が下層へ拡散することを防止することができる。

【００２２】このＴｉＮ膜１２ｃ上に、Ｐｔ（白金）膜
を１０００Åの厚さにスパッタリング形成して、下部電
極３１を形成した。下部電極３１上に、スピンコート法
によりＳｒＢｉ_２（Ｔａ，Ｎｂ)_２Ｏ_９膜を１２００Å
の厚さに形成し、熱処理により結晶化を行った。これに
より強誘電体層３２が形成される。強誘電体層３２の上
に、下部電極３１と同様の方法で、上部電極３３を形成
した。これらの積層（ＴｉＮ層１２ｃ、下部電極層３
１、強誘電体層３２、上部電極層３３）を、ＲＩＥ（反
応性イオンエッチング）により、キャパシタ３０の形状
にドライエッチング加工した。

【００２３】キャパシタ３０および層間絶縁層１５を覆
って層間絶縁層１６を形成し、ソース２３ａと接続する
コンタクトホール１４を形成した。さらに、ビット線１
０や、その他の配線層を周知の方法で形成し、強誘電体
メモリ１００を完成したた。上記下部電極３１の形成
は、層間絶縁層１５に溝部を形成し、Ｐｔ（白金）を埋
め込むことによって形成してもよい。この場合は、下部
電極３１の表面を平坦化した後に、強誘電体層３２およ
び上部電極３３を堆積する。

【００２４】このような強誘電体メモリ１００は、タン
グステンプラグ１３の上部に、タングステンと熱膨張率
の近いＷ_２Ｂバリア層１２を有するので、プラグ１３と
キャパシタ３０の下部電極３１との間の接着性が各段に
向上することになる。得られたメモリ素子は１．５Ｖ以
下で駆動することができ、かつプラグ１３の剥がれを効
果的に防止したことから、動作の信頼性を高めることが
できた。具体的には、１０^１１回以上の動作で、コンタ
クト不良に起因する不良ビットが生じなかった。また、
読み出しパルス８０nsec、書き込みパルスを１２０nsec
とした場合に、８０％以上の良品率が達成され、十分な
記録保持特性が得られた。

【００２５】さらに、メモリ素子形成後、配線やＭＦＭ
キャパシタをエッチング除去してトランジスタを取り出
して成分分析を行った。トランジスタからは、電極成分
Ｐｔや、強誘電体成分は検出されず、効果的に拡散が防
止されていることが確認された。

【００２６】なお、第１実施形態の強誘電体メモリの形
成工程で、熱処理雰囲気をＮ_２とした場合に、メモリ動
作に問題はなかったが、スタンバイ電流が若干増加し
た。一方、熱処理の雰囲気をＯ_２とした場合は、熱処理
温度を８００℃まであげると、コンタクト不良ビットが
発生した。これは、８００℃を越えるあたりから、Ｗ_２
Ｂの酸化反応が進むためと思われる。

【００２７】そこで、図３に示すように、Ｗ_２Ｂバリア
層１２ａの上に、さらにIr/IrO_２積層１２ｂを介在させ
た。この場合、Ｗ_２Ｂバリア層１２ａ、Ir/IrO_２積層１
２ｂ、およびＴｉＮ層１２ｃで、バリア層１２を構成す
る。Ir/IrO_２積層１２ｂを介在させることにより、Ｏ_２
雰囲気中で８００℃程度の熱処理を行った場合も、コン
タクト不良ビットが解消され、スタンバイ電流も低下し
た。

【００２８】本実施形態のＷ２Ｂバリヤ層１２に代え
て、炭化タングステン（たとえばＷＣ）のバリヤ層を用
いてもよい。ＷＣの酸化進行度は、酸素存在下で、７０
０℃×１ｈｒの条件で０．１６５Ｋｇ／ｍ^２程度であ
り、１０００℃×２ｈｒという条件でも０．３７６Ｋｇ
／ｍ^２までしか酸化が進まない。ＷＣはまた、窒素処理
に対しても安定で、融点までＷＮｘを生じない。炭化が
充分でない場合、たとえば半炭化タングステン（Ｗ
_２Ｃ）では、酸素処理において５００℃程度で酸化され
るが、窒素処理に対しては安定で、融点までＷＮｘを生
じない。

【００２９】また、熱膨張率についても、タングステン
の熱膨張率が４〜５×１０^−６／Ｋに対し、炭化タング
ステンＷＣの熱膨張率が４〜７×１０^−６／Ｋと近い値
であるため、熱処理工程においても剥がれが生じない。

【００３０】＜第２実施形態＞図２は、本発明の第２実
施形態に係る強誘電体メモリ２００の図である。第２実
施形態では、ＭＦＭキャパシタ３０をビット線１０の上
部に形成し、バリア層１２を、タングステンプラグ１３
との接触面を含み、下部電極１２の底面全体にわたって
形成している。第２実施形態では、バリア層１２を下部
電極３１の低部全面に形成するために、焼結ターゲット
を用い、スパッタリングにより厚さ約１０００ÅのＷ_２
Ｂ膜を形成した。この後、第１実施形態と同様に、拡散
防止用のＴｉＮ膜を形成し、下部電極３１のためのＰｔ
層、強誘電体層３２のためのＳｒＢｉ_２（Ｔａ，Ｎｂ)
_２Ｏ_９膜、および上部電極３３のためのＰｔ層を順次形
成する。Ｗ_２Ｂバリア層１２とＴｉＮ層の間に、Ir/IrO
_２膜を介在させてもよい。

【００３１】この強誘電体メモリ２００も、タングステ
ンプラグ１３とＭＦＭキャパシタ３０の下部電極３１と
の間に、熱膨張率がタングステンと近いＷ_２Ｂバリア層
１２を有する。これにより、タングステンプラグ１３が
キャパシタ電極から剥離することを防止し、接触性を良
好に維持することができる。また、下部電極底面に設け
たＴｉＮ層により、電極成分または強誘電体成分の下方
への拡散を防止することができる。

【００３２】図１および図２に示すＭＦＭキャパシタ３
０は、上部電極３３および強誘電体層３２が、下部電極
３１と同形状に形成されている。しかし、上部電極３３
と強誘電体層３２については、隣接するセルアレイと共
通としてもよい。ただし、この場合は、上部電極３３を
駆動させる方式でメモリを動作させると、上部電極３３
と他の配線層との間の寄生容量が増大し、高速動作の妨
げとなる。このような問題に対処するには、電源電圧の
１／２の電圧で強誘電体膜を分極反転させる必要があ
る。本発明では、第１および第２実施形態において、反
転電圧の低い層状化合物ＳｒＢｉ_２（Ｔａ，Ｎｂ)_２Ｏ
_９からなる強誘電体膜を使用している。この構造で、上
部電極駆動方式であっても、電源電圧２Ｖで安定動作さ
せることができた。また、プラグ上にＭＦＭキャパシタ
を配置する構成により、図４に示す従来のメモリ素子に
比べ、接触性を高く維持したまま、セル面積を４０％減
少させることができた。

【００３３】本発明の強誘電体メモリの強誘電体材料と
して、PZT（Pb（Zr、Ti)OO_３)、PLZT((Pb,La)(Zr，Ti)O
_３)、PLT((Pb，La)TiO_３)などがある。しかし、鉛（Ｐ
ｂ）を含む強誘電体は環境上の問題があり、デバイス製
品の回収も必要であるため、将来的には非Ｐｂ系強誘電
体を用いることが望ましいと考えられる。第１および第
２実施形態で使用したビスマス（Ｂｉ）を含有する層状
化合物ＳｒＢｉ_２（Ｔａ，Ｎｂ)_２Ｏ_９に代え、Ｂｉを
含有しない層状化合物のＳｒ_２（Ｔａ，Ｎｂ)_２Ｏ_７を
用いることもできる。このような層状化合物の強誘電体
を用いた素子では、書き換え回数を増やしても強誘電性
に変化が見られないため、有望視されている。

【００３４】一方、電極材料に関しては、Ｐｔ、Ｉｒの
ような貴金属の他に、酸化物導電体を用いることも考え
られる。酸化物の導電体は触媒作用がなく、強誘電体へ
の水素ダメージが軽減できるという利点を有する。

【００３５】バリア層１２としては、Ｗ_２Ｂ膜に代え、
ＳｉＣ、ＺｒＣ、ＷＣ、Ｗ_２Ｃ、ＨｆＣ、ＴａＣなどの
炭化物膜、あるいは、ＺｒＢ_２、ＨｆＢ_２、ＴａＢ_２、
ＮｂＢ_２、ＬａＢ_６などのホウ化物膜を用いることがで
きる。これらは、いずれも比抵抗が２０μΩ・ｃｍ〜１
００μΩ・ｃｍと、充分に低いコンタクト抵抗を有す
る。さらに、ＷＢｘで表現されるホウ化物には、ＷＢ、
ＷＢ_２、Ｗ_２Ｂ_５、ＷＢ _１２、Ｗ_１０Ｓｉ_３Ｂ_３などが
ある。これらの酸化の程度には差が有り、低級ホウ化物
であるＷ_２ＢやＷＢの酸化反応は８００℃以上、高級ホ
ウ化物Ｗ_２Ｂ_５の酸化反応は１２００℃以上である。

【００３６】

【発明の効果】上述したように、本発明のバリア層は、
本来の電気抵抗が低いばかりではなく、酸化や還元され
にくいため、インテグレーション後にもコンタクト抵抗
を上げることなく、高速動作が可能である。

【００３７】また、本発明のバリア層は、その熱膨張率
がプラグ材料の熱膨張率に近いため、熱処理工程でもプ
ラグとＭＦＭキャパシタの下部電極との間に剥がれが生
じない。したがって、エラーの発生を大幅に低減し、メ
モリ動作の信頼性を高めることができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態にかかる強誘電体メモリ
の断面図である。

【図２】本発明の第２実施形態にかかる強誘電体メモリ
の断面図である。

【図３】図１に示すプラグとＭＦＭキャパシタの下部電
極との間のバリア膜の構成を示す断面図である。

【図４】従来の強誘電体メモリの断面図である。

【符号の説明】

１０ビット線１２バリア層１３プラグ１５、１６層間絶縁膜２０基板２１フィールド酸化膜２２ゲート２３ソース・ドレイン３０ＭＦＭキャパシタ３１下部電極３２強誘電体層３３上部電極

Claims

【特許請求の範囲】

【請求項１】プラグと、前記プラグに接続され、上部
電極と、下部電極と、前記上部電極および下部電極の間
に挟まれた強誘電体とから成る強誘電体キャパシタと、前記プラグと下部電極との接続面を覆う、炭化物膜また
はホウ化物膜を含むバリア層と、を備える強誘電体メモリ。
【請求項２】前記プラグの熱膨張率と、前記炭化物膜
またはホウ化物膜の熱膨張率とは近似することを特徴と
する請求項１に記載の強誘電体メモリ。
【請求項３】前記バリア層の比抵抗は２０μΩ・ｃｍ
〜１００μΩ・ｃｍであることを特徴とする請求項１ま
たは２に記載の強誘電体メモリ。
【請求項４】前記バリア層は、前記下部電極の底面全
体を覆うことを特徴とする請求項１〜３のいずれかに記
載の強誘電体メモリ。
【請求項５】前記プラグはタングステンプラグである
ことを特徴とする請求項１〜４のいずれかに記載の強誘
電体メモリ。
【請求項６】前記バリア層は、タングステンカーバイ
ド膜またはタングステンボライド膜を含むことを特徴と
する請求項５に記載の強誘電体メモリ。
【請求項７】前記バリア層は、タングステンボライド
膜を含み、前記タングステンボライド膜上に、イリジウ
ム／酸化イリジウム層をさらに有することを特徴とする
請求項５に記載の強誘電体メモリ。