JP3795882B2 - 半導体装置およびその製造方法 - Google Patents
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Description
Claims (8)
- 拡散領域を含む半導体基板上に形成された絶縁膜と、
前記絶縁膜中に形成された前記拡散領域に達する接続孔に埋め込まれ、半導体膜および前記半導体膜の上部に形成された導電膜からなり、前記導電膜からなる上端部が前記絶縁膜の表面から突出しているプラグと、
前記絶縁膜表面に形成された前記拡散領域に達しない溝内に埋め込まれ、半導体膜および前記半導体膜の上部に形成された導電膜からなり、前記導電膜からなる上端部が前記絶縁膜の表面から突出しているダミープラグと、
前記プラグおよび前記ダミープラグの前記上端部間の領域に埋め込まれた金属またはその化合物からなる膜と、
下部電極、誘電体膜および上部電極を含むキャパシタとを具備し、
前記キャパシタの下部電極は、前記プラグ、前記ダミープラグ、および前記金属またはその化合物からなる膜上に形成され、前記プラグおよび前記ダミープラグの上端部に接続されるととともに、前記ダミープラグが、前記下部電極の周縁およびその外側を含む領域の下に配置され、
かつ前記プラグおよび前記ダミープラグの前記絶縁膜の表面から突出した上端部が、前記下部電極、および前記金属またはその化合物からなる膜よりも低いエッチングレートでエッチングされる材料で構成されている半導体装置。 - 前記金属またはその化合物は、チタンまたはチタンナイトライドであることを特徴とする請求項1に記載の半導体装置。
- 前記絶縁膜中の前記プラグおよび前記ダミープラグは半導体で構成され、前記絶縁膜の表面から突出した前記プラグおよび前記ダミープラグは前記半導体と高融点金属との化合物で構成されていることを特徴とする請求項1または2に記載の半導体装置。
- 前記拡散領域は、MOSトランジスタのソース/ドレイン領域であることを特徴とする請求項1ないし3のいずれか1項に記載の半導体装置。
- 前記誘電体膜は強誘電体膜であり、前記MOSトランジスタおよび前記キャパシタは、強誘電体メモリを構成するものであることを特徴とする請求項4に記載の半導体装置。
- 拡散領域を含む半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜中に前記拡散領域に達する接続を形成し、かつ、前記絶縁膜の表面に前記拡散領域に達しない溝を形成する工程と、
前記接続孔および前記溝の内部を半導体膜で埋め込む工程と、
前記絶縁膜および前記半導体膜上に高融点金属膜を形成する工程と、
熱処理により、前記半導体膜と高融点金属膜とを反応させ、前記半導体膜と高融点金属膜との化合物膜を形成する工程と、
前記接続孔および前記溝の外部の前記高融点金属膜および前記化合物膜を除去し、前記接続孔および前記溝の内部に、それぞれ、前記半導体膜および前記化合物膜を含むプラグおよびダミープラグを形成する工程と、
前記プラグおよびダミープラグそれぞれの上端部の前記化合物膜の表面に形成された酸化膜を除去する工程と、
前記酸化膜を除去する工程で生じた、前記接続孔と前記溝との間の前記絶縁膜の表面の除去領域を、金属またはその化合物で埋め込む工程と、
前記絶縁膜の表面の除去領域を金属またはその化合物で埋め込む工程の後に、前記絶縁膜上に、下部電極、誘電体膜および上部電極を含み、前記下部電極が前記プラグおよび前記ダミープラグの上端部に接続され、かつ、前記ダミープラグが前記下部電極の周縁およびその外側を含む領域の下に配置されたキャパシタを形成する工程とを有し、
前記プラグおよび前記ダミープラグの前記絶縁膜の表面から突出した上端部を、前記下部電極、および前記接続孔と前記溝との間の前記絶縁膜の表面の除去領域に埋め込まれる前記金属またはその化合物からなる膜よりも低いエッチングレートでエッチングされる材料で構成する半導体装置の製造方法。 - 前記酸化膜を除去する工程で生じた、前記接続孔と前記溝との間の前記絶縁膜の表面の除去領域を、金属またはその化合物で埋め込む工程は、前記金属またはその化合物を含む膜を堆積する工程と、前記金属またはその化合物を含む膜を研磨する工程とを含むことを特徴とする請求項6に記載の半導体装置。
- 前記絶縁膜はシリコン酸化膜であり、前記化合物膜の表面に形成された酸化膜を除去する工程は、希弗酸を用いた処理により行われることを特徴とする請求項5または6に記載の半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003346926A JP3795882B2 (ja) | 2003-10-06 | 2003-10-06 | 半導体装置およびその製造方法 |
US10/954,183 US7091538B2 (en) | 2003-10-06 | 2004-10-01 | Semiconductor device and method for manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003346926A JP3795882B2 (ja) | 2003-10-06 | 2003-10-06 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005116675A JP2005116675A (ja) | 2005-04-28 |
JP3795882B2 true JP3795882B2 (ja) | 2006-07-12 |
Family
ID=34539688
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003346926A Expired - Fee Related JP3795882B2 (ja) | 2003-10-06 | 2003-10-06 | 半導体装置およびその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7091538B2 (ja) |
JP (1) | JP3795882B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3997979B2 (ja) * | 2003-10-24 | 2007-10-24 | セイコーエプソン株式会社 | 電気光学装置用基板の製造方法及び電気光学装置用基板、、電気光学装置及び電子機器、並びに半導体装置用基板の製造方法及び半導体装置用基板 |
US20070212797A1 (en) * | 2006-03-08 | 2007-09-13 | Suk-Hun Choi | Method of forming a ferroelectric device |
JP2008071897A (ja) * | 2006-09-13 | 2008-03-27 | Toshiba Corp | 半導体メモリ及び半導体メモリの製造方法 |
JP4875118B2 (ja) * | 2009-03-24 | 2012-02-15 | 株式会社東芝 | 不揮発性記憶装置の製造方法 |
CN102856246B (zh) * | 2011-06-27 | 2014-10-29 | 中芯国际集成电路制造(北京)有限公司 | 制造半导体器件的方法和半导体器件 |
KR102311929B1 (ko) | 2015-04-01 | 2021-10-15 | 삼성전자주식회사 | 반도체 소자 및 이의 제조 방법 |
CN115623776A (zh) * | 2021-07-13 | 2023-01-17 | 长鑫存储技术有限公司 | 存储器结构 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0846155A (ja) * | 1994-08-02 | 1996-02-16 | Sony Corp | 半導体装置の製造方法 |
JP2002289810A (ja) | 2001-03-28 | 2002-10-04 | Toshiba Corp | 半導体装置およびその製造方法 |
US6762445B2 (en) * | 2001-07-19 | 2004-07-13 | Matsushita Electric Industrial Co., Ltd. | DRAM memory cell with dummy lower electrode for connection between upper electrode and upper layer interconnect |
-
2003
- 2003-10-06 JP JP2003346926A patent/JP3795882B2/ja not_active Expired - Fee Related
-
2004
- 2004-10-01 US US10/954,183 patent/US7091538B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US7091538B2 (en) | 2006-08-15 |
JP2005116675A (ja) | 2005-04-28 |
US20050110062A1 (en) | 2005-05-26 |
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