JPH0846155A

JPH0846155A - 半導体装置の製造方法

Info

Publication number: JPH0846155A
Application number: JP6201351A
Authority: JP
Inventors: Hideto Kajiyama; 秀人梶山
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1994-08-02
Filing date: 1994-08-02
Publication date: 1996-02-16

Abstract

(57)【要約】（修正有）【目的】表面積を増加しかつコンタクトホールの径を
十分に縮小化する。【構成】第１工程で基体１表面に絶縁層２と絶縁層２
とはエッチング速度の異なる第１層３とを順に形成した
後、第１層３に開口部３ａを設ける。第２工程で開口部
３ａ内を被覆する状態で第１層３上に第２層４と、第２
層４とはエッチング速度の異なる第３層５とを順に形成
する。第３工程で第３層５を異方性エッチングして、開
口部３ａ内に形成された第２層４の側壁にサイドウォー
ル５ａを形成する。第４工程では、サイドウォール５ａ
をマスクにして異方性エッチングを行って第２層４を除
去し、開孔部３ａの側壁とサイドウォール５ａとの間に
溝６を形成しかつサイドウォール５ａより内側に基体１
表面に到達するコンタクトホール７を形成する。第５工
程で、溝６の外周側の絶縁層２と溝６とコンタクトホー
ルとの表面を導電層８で被覆する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えばダイナミックＲ
ＡＭ（以下、ＤＲＡＭと記す）のキャパシタを形成する
際に用いる半導体装置の製造方法に関するものである。

【０００２】

【従来の技術】半導体デバイスの世代ごとの設計ルール
の縮小は著しい。しかし、ＤＲＡＭにおいてはメモリセ
ルは縮小してもキャパシタ容量の減少はできない。この
ため従来では、例えば誘電率の高い窒化シリコン（Ｓｉ
Ｎ）膜を用いてキャパシタ絶縁膜の薄膜化を進める。さ
らに多結晶シリコン（ｐｏｌｙ−Ｓｉ）からなる蓄積電
極の厚膜化を行い、蓄積電極の表面積を増加させるなど
してキャパシタ容量の増大を図っている。

【０００３】ところが、ＳｉＮ膜の薄膜化も限界に近づ
いており、加工性や平坦性などの点から蓄積電極の厚膜
化にも制限がある。そこで現在では、キャパシタを例え
ば図５（ｄ）に示す円筒型やフィン型構造にして蓄積電
極の表面積を増やし、キャパシタ容量を増大させてい
る。

【０００４】従来、例えば円筒型のキャパシタを形成す
るには、図５（ａ）に示すようにまず基体５０表面に酸
化シリコン（ＳｉＯ₂）からなる第１層５１と第２層５
２とを順に積層して、それらにコンタクトホール５３を
形成する。そして、コンタクトホール５３を埋め込む状
態で第１層５２上に、ｐｏｌｙ−Ｓｉからなる第３層５
４とボロン−リンガラス（ＢＰＳＧ）からなる第４層５
５とを形成する。続いて図５（ｂ）に示すように、第３
層５４と第４層５５とをパターンニングし、これら表面
を覆う状態ｐｏｌｙ−Ｓｉからなるに第５層５６を形成
する。

【０００５】次に図５（ｃ）に示すように、異方性エッ
チングを行ってパターンニングされた第３層５４と第４
層５５との側壁に第５層５６からなるサイドウォール５
６ａを形成する。次いで図５（ｄ）に示すように、ドラ
イエッチングまたはウェットエッチングを行って第４層
５５を選択的に除去する。そして、サイドウォール５６
ａおよび第３層の表面にＳｉＮからなるキャパシタ絶縁
膜５７とｐｏｌｙ−Ｓｉからなるプレート電極５８とを
順に成膜し、円筒型のキャパシタを得ている。

【０００６】

【発明が解決しようとする課題】ところが半導体デバイ
スの高集積化はさらに進んでおり、上記円筒型構造でも
得られるキャパシタ容量が不十分になっている。上記構
造でしかもレジストパターンニング工程を増加させずに
さらにキャパシタ容量の増大を図るには、キャパシタの
径を大きくするしかない。これは、メモリセルの縮小化
に逆行する形になるため実現は困難である。

【０００７】またメモリセルの縮小化に伴い、キャパシ
タを構成するためのコンタクトホールの直径（以下、単
に径と記す）も小さくなる。しかしながら上記従来法で
は、コンタクトホールをレジストパターンニングによっ
て形成する。このため、コンタクトホールの径をリソグ
ラフィ技術における解像限界近くにまで縮小化するにつ
れて大きな合わせずれが発生する。よってコンタクトホ
ールの径を、リソグラフィ技術における解像限界以上に
縮小するのは難しく、そのためにメモリセルの縮小化も
限界がある。

【０００８】本発明は上記課題を解決するためになされ
たものであり、表面積の増加を図れしかもコンタクトホ
ールの径を十分に縮小化できる半導体装置の製造方法を
提供することを目的としている。

【０００９】

【課題を解決するための手段】上記課題を解決するため
に本発明の半導体装置の製造方法は、まず第１工程で基
体表面に絶縁層と、絶縁層とはエッチング速度の異なる
第１層とを順に形成する。その後、第１層に開口部を設
ける。次いで第２工程で、その開口部内を被覆する状態
で上記第１層上に第２層と、第２層とはエッチング速度
の異なる第３層とを順に形成する。続いて第３工程で、
この第３層を異方性エッチングして、開口部内に形成さ
れた上記第２層の側壁に上記第３層からなるサイドウォ
ールを形成する。次いで第４工程では、サイドウォール
をマスクにして異方性エッチングを行って上記第２層を
除去する。そして、上記開口部の側壁とサイドウォール
との間に溝を設けるとともにそのサイドウォールより内
側に上記基体表面に到達するコンタクトホールを形成す
る。そして第５工程で、上記溝の外周側の絶縁層と溝と
コンタクトホールとの表面を導電層で被覆する方法であ
る。

【００１０】また本発明は、上記絶縁層と上記第２層と
が酸化シリコンまたは窒化シリコンからなるとともに、
上記第１層と上記第３層とが多結晶シリコンからなる方
法である。

【００１１】さらに本発明は、上記第３工程の後、上記
サイドウォールの表面を被覆する状態で上記第２層上に
下部層と、その下部層とはエッチング速度の異なる上部
層とを順に形成する。この後、上部層を異方性エッチン
グして上記開口部内に形成された下部層の側壁に上記上
部層からなるサイドウォールを形成する工程を行う。次
の上記第４工程では、すでに形成された上記各サイドウ
ォールをマスクにして異方性エッチングを行って上記第
１層より上の層を除去する。そして、上記開口部の側壁
と上記第３層からなるサイドウォールとの間と上記各サ
イドウォール間とにそれぞれ溝を形成する。またこれと
ともに、開口部の最も中心側のサイドウォールより内側
に上記基体表面に到達するコンタクトホールを形成する
方法である。

【００１２】また本発明は、上記下部層が酸化シリコン
または窒化シリコンからなるとともに、上記上部層が多
結晶シリコンからなる方法である。

【００１３】

【作用】本発明では、第４工程の異方性エッチングによ
って溝とコンタクトホールとを形成するため、半導体装
置の表面積が増加する。しかも上記異方性エッチングで
は、サイドウォールをマスクにして、溝とコンタクトホ
ールとが一度にかつ自己整合的に形成される。また本発
明では、異方性エッチングによって複数の溝とコンタク
トホールとを形成するため、半導体装置の表面積がさら
に増加する。

【００１４】

【実施例】以下、本発明に係る半導体装置の製造方法の
実施例を図面に基づいて説明する。図１は本発明の第１
実施例を示す工程図であり、半導体装置としてＤＲＡＭ
のキャパシタを形成する場合を示している。また図２
は、図１（ｄ）のＸ−Ｙ線断面拡大図である。

【００１５】この実施例では、予め拡散層１ａとトラン
ジスタ（図示せず）が形成されたＳｉ基板を基体１とし
て用いる。そして図１（ａ）に示す第１工程では、例え
ば化学的気相成長法（以下、ＣＶＤ法と記す）によって
基体１表面に、ＳｉＯ₂系の絶縁層２を堆積する。続い
てＣＶＤ法によって、絶縁層２上にｐｏｌｙ−Ｓｉから
なる第１層３を例えば２００〜５００ｎｍ程度の膜厚に
形成する。

【００１６】絶縁層２、第１層３は上記した材料に限定
されるものでなく、互いにエッチング速度が異なる材
料、例えば絶縁層２に対する第１層３のエッチング選択
比が４以上のものを用いる。また絶縁層２は、後述する
第４工程の際、コンタクトホール７の形成に必要なエッ
チング量に対して溝６の形成に必要なエッチング量が十
分にとれる膜厚に形成する。同様の理由から、第１層３
の膜厚は、絶縁層２の膜厚より大きいほうが望ましい。
そして、キャパシタを高くしてキャパシタの表面積を増
加させるために、場合によっては上記した５００ｎｍ程
度以上の膜厚に形成する。

【００１７】第１層３の形成後、その上面にレジスト膜
（図示せず）を形成し、リソグラフィとエッチングとに
よってレジスト膜に開口を設ける。次いでレジスト膜を
マスクにして例えば反応性イオンエッチング（以下、Ｒ
ＩＥと記す）を行い、第１層３に例えば０．４〜１．０
μｍ程度の径を有する開口部３ａを形成する。

【００１８】後述する工程では、開口部３ａの内側にさ
らに筒型のパターンを形成する。そのため、そのパター
ンを十分形成できるように開口部３ａの径の大きさを設
定する。またその径の大きさは、隣接する蓄積電極とシ
ョートしないように設定する必要がある。

【００１９】次いで図１（ｂ）に示す第２工程では、例
えばＣＶＤ法によってＳｉＯ₂系またはＳｉＮからなる
第２層４を第１層３上に形成する。その際、開口部３ａ
内も被覆する状態で第２層４を形成する。また第２層４
の膜厚は、例えば２００〜６００ｎｍ程度にする。続い
て例えばＣＶＤ法によって、第２層４上にｐｏｌｙ−Ｓ
ｉからなる第３層５を例えば２００〜６００ｎｍ程度の
厚みに形成する。

【００２０】なお第２層４、第３層５は、第２層４に対
する第３層５のエッチング選択比が４以上で、互いにエ
ッチング速度が異なれば上記した材料に限定されない。
次に図１（ｃ）に示す第３工程で、例えばＲＩＥにより
第３層５を異方性エッチングする。そして、開口部３ａ
内に形成された第２層４の側壁に、第３層５からなるサ
イドウォール５ａを形成する。

【００２１】次いで図１（ｄ）および図２に示す第４工
程では、サイドウォール５ａをマスクにして例えばＲＩ
Ｅにより第２層４の異方性エッチングを行い、第２層４
を除去する。このことによって、開口部３ａの側壁とサ
イドウォール５ａとの間に溝６を設けるとともに、サイ
ドウォール５ａより内側の絶縁層２を開孔する。そして
絶縁層２を開孔することで、サイドウォール５ａの内側
に基体１の拡散層１ａに到達するコンタクトホール７を
形成する。

【００２２】なお上記したように絶縁層２は、その膜厚
を、コンタクトホール７の形成に必要なエッチング量に
対して溝６の形成に必要なエッチング量が十分にとれる
寸法に形成している。したがって第４工程では溝６が設
けられる一方、拡散層１ａを突き抜けないようにコンタ
クトホール７が形成される。また第４工程では、開口部
３ａの側壁と開口部３ａ側のサイドウォール５ａの側壁
とにそれぞれ、第２層４からなるサイドウォール（図示
せず）が形成される場合がある。

【００２３】続いて図１（ｅ）に示す第５工程では、例
えばＣＶＤ法によって絶縁層２と溝６とコンタクトホー
ル７との表面に、１０〜１００ｎｍ程度の薄いｐｏｌｙ
−Ｓｉからなる導電層８を形成する。次いで例えばイオ
ン注入法によって導電層８に不純物を注入した後、活性
化アニールを行う。ただし、ＣＶＤ法で不純物を含む導
電層８を形成した場合には、不純物を導入する処理は不
要である。

【００２４】次に導電層８上にレジスト膜（図示せず）
を形成し、リソグラフィとエッチングとによってレジス
ト膜をパターンニングする。その後、レジスト膜をマス
クにして例えばＲＩＥを行って、キャパシタの最も外側
のパターンをパターンニングする。そして、レジスト膜
を剥離する。

【００２５】そして図１（ｆ）に示すように導電層８
を、溝６の外周側の絶縁層２と溝６とコンタクトホール
７との表面を被覆する状態に形成する。ＤＲＡＭのキャ
パシタを形成する場合には、上記のように導電層８を形
成した後、さらに以下の工程を行ってキャパシタ絶縁膜
とプレート電極とを形成する。

【００２６】図３はキャパシタ絶縁膜とプレート電極と
の形成例の断面図である。図示したようにまず例えばＣ
ＶＤ法によって、導電層８上に例えばＳｉＮからなる高
誘電率のキャパシタ絶縁膜９を形成する。次いでＣＶＤ
法またはスパッタリング法などによって、キャパシタ絶
縁膜９上にｐｏｌｙ−Ｓｉまたは金属からなる導電膜を
成膜してプレート電極１０を形成する。なお、このプレ
ート電極１０を適当な膜厚にすれば、キャパシタ表面の
段差が緩和される。

【００２７】上記した実施例では、第４工程で行う異方
性エッチングによって溝６とコンタクトホール７とが一
度に形成される。そして第２層４上に第３層５のサイド
ウォール５ａを積層してなる筒型のパターンが、溝６と
コンタクトホール７との間に形成される。さらに溝６の
形成とキャパシタの最も外側のパターン形成とによっ
て、上記筒型のパターンの外側に第１層３からなる筒型
パターンが形成される。つまり、２重の筒型構造になっ
て表面積が増加する。

【００２８】また、２重の筒型のキャパシタを形成する
までにレジストパターンニング工程は、第１工程の開口
部３ａを形成する場合と第５工程のキャパシタの最も外
側のパターンを形成する場合とをそれぞれ行うだけで済
む。よって上記実施例では、図５に示した従来法に比べ
てレジストパターンニング工程を増加させることなく、
表面積が増加したキャパシタを形成することができる。

【００２９】また第４工程で行う異方性エッチングで
は、サイドウォール５ａをマスクにして溝６とコンタク
トホール７とを自己整合的に形成することができる。そ
のため、リソグラフィ技術における解像限界よりも小さ
い径を有するコンタクトホール７を形成することができ
る。

【００３０】さらに、第１工程のレジストパターンニン
グ工程で使用するレジスト膜の径は、コンタクトホール
７の径よりも大きいものになる。よって上記のように解
像限界よりも小さい径を有するコンタクトホール７を形
成する場合でも、レジストパターンニング工程での露光
時における焦点深度（ＤＯＦ）の余裕を確保し易くな
る。

【００３１】したがって上記実施例によれば、表面積が
増加したキャパシタを形成できるとともにコンタクトホ
ール７の径の十分な縮小化を図ることが可能になる。そ
の結果、たとえ第１工程でのレジストパターンニングの
際に合わせずれが生じても、基体１の拡散層１ａに対す
るコンタクトホール７の合わせ余裕を確保することがで
きる。

【００３２】またコンタクトホール７の径を縮小化でき
るので、下層に形成されているゲート電極やビット線な
どの下層配線（図示せず）に対する絶縁耐圧を確保する
こともできる。そして、表面積を増加できかつコンタク
トホール７の径を縮小化できるので、キャパシタ容量を
増加とメモリセルの縮小化を同時に図れることになる。

【００３３】次に、本発明の第２実施例を図４に示す工
程図を用いて説明する。なお、この実施例でも、半導体
装置としてＤＲＡＭのキャパシタを形成する場合を例に
とって述べる。

【００３４】この実施例では、まず第１実施例で述べた
第１工程〜第３工程を行う。その際、後述する溝１３、
１４およびコンタクトホール１５の形成のときのエッチ
ング量を考慮して絶縁層２および第１層３の膜厚を設定
する。すなわち、絶縁層２および第１層３の膜厚は、コ
ンタクトホール１５の形成に必要なエッチング量に対し
て溝１３、１４の形成に必要なエッチング量が十分にと
れる値に設定する。

【００３５】次いで、第１実施例の第３工程の終了後に
図４（ａ）に示す工程を行う。まず、例えばＣＶＤ法に
よってＳｉＯ₂系またはＳｉＮからなる下部層１１を第
２層４上に形成する。その際、第３層５からなるサイド
ウォール５ａの表面も被覆する状態で下部層１１を形成
する。

【００３６】次いで例えばＣＶＤ法によって、下部層１
１上にｐｏｌｙ−Ｓｉからなる上部層１２を形成する。
なお下部層１１、上部層１２は、下部層１１に対する上
部層１２のエッチング選択比が４以上で、互いにエッチ
ング速度が異なれば上記した材料に限定されない。

【００３７】続いて上部層１２を異方性エッチングし
て、第１層３の開口部３ａ内に形成された下部層１１の
側壁に上部層１２からなるサイドウォール１２ａを形成
する。次に図４（ｂ）に示すように、第１実施例の第４
工程と同様に例えばＲＩＥにより異方性エッチングを行
う。しかしながら、この実施例ではすでに形成された各
サイドウォール５ａ、１２ａをマスクにして異方性エッ
チングを行い、第１層３より上の層、つまり第２層４と
下部層１１とを除去する。

【００３８】そして、開口部３ａの側壁と第３層からな
るサイドウォール５ａとの間に溝１３を形成する。これ
とともに、各サイドウォール５ａ、１２ａ間に溝１４を
形成する。さらに、開口部３ａの最も中心側のサイドウ
ォール１２ａより内側の第１層３を開孔する。そして、
第１層３を開孔することで、サイドウォール１２ａの内
側に基体１の拡散層１ａに到達するコンタクトホール１
５を形成する。

【００３９】なお上記したように絶縁層２および第１層
３は、それぞれの膜厚を、コンタクトホール１５の形成
に必要なエッチング量に対して溝１３、１４の形成に必
要なエッチング量が十分にとれる寸法に形成している。
したがってこの異方性エッチングの工程では溝１３、１
４が設けられる一方、その溝１３、１４が拡散層１ａま
で突き抜けないようにコンタクトホール１５が形成され
る。

【００４０】またこの工程では、開口部３ａの側壁と開
口部３ａ側のサイドウォール５ａの側壁とに第２層４か
らなるサイドウォール（図示せず）が形成される場合が
ある。同様に、サイドウォール５ａ側のサイドウォール
１２ａの側壁に、下部層１１からなるサイドウォール
（図示せず）が形成される場合がある。

【００４１】上記異方性エッチング工程の後は、図４
（ｃ）に示す工程を行う。まず、例えばＣＶＤ法によっ
て絶縁層２と溝１３、１４とコンタクトホール１５との
表面に、１０〜１００ｎｍ程度の薄いｐｏｌｙ−Ｓｉか
らなる導電層１６を形成する。

【００４２】次いで、上記実施例と同様に導電層１６に
不純物を注入して活性化アニール処理を行った後、リソ
グラフィとエッチングとによってキャパシタの最も外側
のパターンをパターンニングする。このことにより図４
（ｃ）に示すように導電層１６を、溝１３の外周側の絶
縁層２と溝１３、１４とコンタクトホール１５との表面
を被覆する状態に形成する。

【００４３】ＤＲＡＭのキャパシタを形成する場合に
は、その後さらに第１実施例と同様に導電層１６上にキ
ャパシタ絶縁膜とプレート電極（いずれも図示せず）と
を形成して、キャパシタを得る。

【００４４】上記実施例では、異方性エッチングによっ
て溝１３、１４とコンタクトホール１５とが一度に形成
される。このため、第２層４上に下部層１１と上部層１
２のサイドウォール１２ａとを積層してなる筒型のパタ
ーンが、コンタクトホール１５と溝１４との間に形成さ
れる。また溝１３と溝１４との間には、第２層４と第３
層５のサイドウォール５ａを積層してなる筒型のパター
ンが形成される。さらにその筒型のパターンの外側に
は、第１層３からなる筒型パターンが形成される。つま
り、３重の筒型構造が形成されて２重の場合よりも表面
積がさらに増加する。

【００４５】また、３重の筒型構造を形成する場合も、
レジストパターンニング工程は２重の筒型構造を形成す
る場合と同数である。よって上記実施例では、図５に示
した従来法に比べてレジストパターンニング工程を増加
させることなく、さらにキャパシタ表面積の増加を図る
ことができる。

【００４６】また、サイドウォール５ａ、１２ａをマス
クにして溝１３、１４とコンタクトホール１５とを自己
整合的に形成することができるため、リソグラフィ技術
における解像限界よりも小さい径を有するコンタクトホ
ール１５を形成することができる。したがって上記実施
例によれば、コンタクトホール１５の縮小化が図れしか
もより表面積が増加したキャパシタを形成することがで
きるので、メモリセルの縮小化と同時にキャパシタ容量
の一層の増大を図ることができる。

【００４７】なお、上記実施例では３重の筒型のキャパ
シタを形成する場合について述べたが、図４（ａ）に示
す下部層１１および上部層１２の形成とサイドウォール
１２ａの形成とを繰り返し行った後、図４（ｂ）に示す
異方性エッチングを行うことで３重以上の筒型のキャパ
シタを形成することができるのは言うまでもない。

【００４８】

【発明の効果】以上説明したように本発明では、第４工
程の異方性エッチングによって溝とコンタクトホールと
を形成するため、半導体装置の表面積を増加させること
ができる。また、溝およびコンタクトホールは一度に形
成されるため、レジストパターンニング工程が増えるこ
とがない。

【００４９】また上記異方性エッチングでは、サイドウ
ォールをマスクにして溝とコンタクトホールとを自己整
合的に形成することができるため、コンタクトホールを
リソグラフィ技術における解像限界よりも小さい径に形
成することができる。したがって、本発明によれば、表
面積を容易に増加できかつコンタクトホールの径を縮小
化できる。そして、半導体装置としてキャパシタを形成
した場合にはキャパシタ容量を増加とメモリセルの縮小
化を同時に図れることになる。

【００５０】また本発明では、異方性エッチングによっ
て複数の溝とコンタクトホールとを形成するため、半導
体装置の表面積をさらに増加させることができる。しか
も複数の溝およびコンタクトホールを自己整合的に形成
できるので、コンタクトホールの径を縮小化することが
できる。よって、半導体装置としてキャパシタを形成し
た場合には、キャパシタ容量を一層増加させつつメモリ
セルの縮小化を図ることができることになる。

【図面の簡単な説明】

【図１】本発明の第１実施例を示す工程図である。

【図２】図１（ｄ）におけるＸ−Ｙ線断面拡大図であ
る。

【図３】キャパシタ絶縁膜とプレート電極との形成例の
断面図である。

【図４】本発明の第２実施例を示す工程図である。

【図５】従来法の一例を示す工程図である。

【符号の説明】

１基体２絶縁層３第１層３ａ開口部４第２層５第３層５ａ、１２ａサイドウォール６、１３、１
４溝７、１５コンタクトホール８、１６導
電層１１下部層１２上部層

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/822

Claims

【特許請求の範囲】

【請求項１】基体表面に絶縁層と、該絶縁層とはエッ
チング速度の異なる第１層とを順に形成した後、前記第
１層に開口部を設ける第１工程と、前記開口部内を被覆する状態で前記第１層上に第２層
と、該第２層とはエッチング速度の異なる第３層とを順
に形成する第２工程と、前記第３層を異方性エッチングして、前記開口部内に形
成された前記第２層の側壁に前記第３層からなるサイド
ウォールを形成する第３工程と、前記サイドウォールをマスクにして異方性エッチングを
行って前記第２層を除去し、前記開口部の側壁と前記サ
イドウォールとの間に溝を設けるとともに前記サイドウ
ォールより内側に前記基体表面に到達するコンタクトホ
ールを形成する第４工程と、前記溝の外周側の前記絶縁層と前記溝と前記コンタクト
ホールとの表面を導電層で被覆する第５工程とからなる
ことを特徴とする半導体装置の製造方法。
【請求項２】請求項１記載の半導体装置の製造方法に
おいて、前記絶縁層と前記第２層とは酸化シリコンまたは窒化シ
リコンからなるとともに、前記第１層と前記第３層とは
多結晶シリコンからなることを特徴とする半導体装置の
製造方法。
【請求項３】請求項１または請求項２記載の半導体装
置の製造方法において、前記第３工程の終了後、前記サイドウォールの表面を被
覆する状態で前記第２層上に下部層と、該下部層とはエ
ッチング速度の異なる上部層とを順に形成し、この後、
該上部層を異方性エッチングして前記開口部内に形成さ
れた前記下部層の側壁に前記上部層からなるサイドウォ
ールを形成する工程を行い、前記第４工程では、すでに形成された前記各サイドウォ
ールをマスクにして異方性エッチングを行って前記第１
層より上の層を除去し、前記開口部の側壁と前記第３層
からなるサイドウォールとの間と前記各サイドウォール
間とにそれぞれ溝を形成するとともに、前記開口部の最
も中心側のサイドウォールより内側に前記基体表面に到
達するコンタクトホールを形成することを特徴とする半
導体装置の製造方法。
【請求項４】請求項３記載の半導体装置の製造方法に
おいて、前記下部層は酸化シリコンまたは窒化シリコンからなる
とともに、前記上部層は多結晶シリコンからなることを
特徴とする半導体装置の製造方法。