JP2005101213A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2005101213A JP2005101213A JP2003332038A JP2003332038A JP2005101213A JP 2005101213 A JP2005101213 A JP 2005101213A JP 2003332038 A JP2003332038 A JP 2003332038A JP 2003332038 A JP2003332038 A JP 2003332038A JP 2005101213 A JP2005101213 A JP 2005101213A
- Authority
- JP
- Japan
- Prior art keywords
- film
- forming
- alumina
- lower electrode
- dielectric
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 46
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 31
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims abstract description 76
- 238000000034 method Methods 0.000 claims abstract description 64
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 239000011229 interlayer Substances 0.000 claims abstract description 15
- 150000004706 metal oxides Chemical class 0.000 claims description 9
- 229910044991 metal oxide Inorganic materials 0.000 claims description 6
- 238000009413 insulation Methods 0.000 abstract 1
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 60
- 229910052697 platinum Inorganic materials 0.000 description 29
- 239000003990 capacitor Substances 0.000 description 22
- 238000004544 sputter deposition Methods 0.000 description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 15
- 229910052741 iridium Inorganic materials 0.000 description 15
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 15
- 229910052814 silicon oxide Inorganic materials 0.000 description 15
- 230000004888 barrier function Effects 0.000 description 14
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 13
- 229910052721 tungsten Inorganic materials 0.000 description 13
- 239000010937 tungsten Substances 0.000 description 13
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 11
- 238000005229 chemical vapour deposition Methods 0.000 description 11
- 238000010438 heat treatment Methods 0.000 description 11
- 239000001257 hydrogen Substances 0.000 description 11
- 229910052739 hydrogen Inorganic materials 0.000 description 11
- 239000010936 titanium Substances 0.000 description 10
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 9
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 9
- 239000001301 oxygen Substances 0.000 description 9
- 229910052760 oxygen Inorganic materials 0.000 description 9
- 238000000206 photolithography Methods 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 8
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 7
- 229910052719 titanium Inorganic materials 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 229910000510 noble metal Inorganic materials 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 description 4
- 229910000457 iridium oxide Inorganic materials 0.000 description 4
- 238000004151 rapid thermal annealing Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 4
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 3
- 239000000470 constituent Substances 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000005121 nitriding Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 229910001925 ruthenium oxide Inorganic materials 0.000 description 2
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 description 2
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
- 229910052712 strontium Inorganic materials 0.000 description 1
- CIOAGBVUUVVLOB-UHFFFAOYSA-N strontium atom Chemical compound [Sr] CIOAGBVUUVVLOB-UHFFFAOYSA-N 0.000 description 1
- IATRAKWUXMZMIY-UHFFFAOYSA-N strontium oxide Inorganic materials [O-2].[Sr+2] IATRAKWUXMZMIY-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
【課題】 特性や信頼性を向上させることが可能な半導体装置の製造方法を提供する。
【解決手段】 半導体基板100上に、層間絶縁膜108を含む下地領域を形成する工程と、下地領域上にアルミナ膜117を形成する工程と、アルミナ膜に穴を形成する工程と、穴を下部電極膜118,119で埋める工程と、下部電極膜上に誘電体膜121を形成する工程と、誘電体膜上に上部電極膜122を形成する工程とを備える。
【選択図】 図2
【解決手段】 半導体基板100上に、層間絶縁膜108を含む下地領域を形成する工程と、下地領域上にアルミナ膜117を形成する工程と、アルミナ膜に穴を形成する工程と、穴を下部電極膜118,119で埋める工程と、下部電極膜上に誘電体膜121を形成する工程と、誘電体膜上に上部電極膜122を形成する工程とを備える。
【選択図】 図2
Description
本発明は、半導体装置、特にキャパシタを有する半導体装置に関する。
近年、キャパシタの誘電体膜に強誘電体膜を用いた強誘電体メモリ(FeRAM:Ferroelectric Random Access Memory)の開発が進められている。強誘電体メモリに用いられる代表的な強誘電体膜には、Pb(ZrxTi1-x )O3 膜(PZT膜)及びSrBi2Ta2O9 膜(SBT膜)等があげられる。
誘電体膜に上記PZT膜やSBT膜等の金属酸化物膜を用いた場合、キャパシタ形成後に行われるCVD工程やRIE工程等のプラズマ処理において、金属酸化物膜が水素によって還元されるという問題がある。その結果、強誘電体の自発分極が低下する等、キャパシタの特性や信頼性が劣化する。
また、強誘電体メモリでは、プラズマ処理等でキャパシタに生じたダメージを回復するために、酸素雰囲気中における高温での熱処理が必要となる。しかしながら、キャパシタの直下にプラグを設けたCOP(Capacitor On Plug)構造を有する強誘電体メモリにおいては、このような熱処理によってプラグが酸化されるという問題がある。その結果、キャパシタとプラグの電気的接続が不十分になり、強誘電体メモリの特性や信頼性が劣化する。
上述したような問題を解決するため、キャパシタを水素バリア性及び酸素バリア性を有する保護絶縁膜で覆うことが必要となる。しかしながら、キャパシタを形成した後に保護絶縁膜を堆積した場合、良好なステップカバレージが得られ難いため、バリア性が不十分になるという問題がある。
従来技術として特許文献1には、キャパシタの下部電極等をCMP法によって形成する方法が提案されている。例えば、シリコン酸化膜及びチタン酸化物膜からなる絶縁膜に穴を形成した後、CMP法によって穴を下部電極膜で埋めるようにしている。このようにCMP法を用いることで、上述したようなステップカバレージの問題を解決することが可能である。しかしながら、絶縁膜として用いるシリコン酸化膜及びチタン酸化物膜は、良好なバリア性を有しているとは言い難い。そのため、上述した誘電体膜の酸化及び還元という問題を回避することが困難である。
米国特許第6153460号明細書
このように、従来の製造方法は、水素バリア性及び酸素バリア性を確保することが困難であり、そのためキャパシタを含む半導体装置の特性や信頼性が劣化するという問題があった。
本発明は、上記従来の課題に対してなされたものであり、特性や信頼性を向上させることが可能な半導体装置の製造方法を提供することを目的としている。
本発明の第1の視点に係る半導体装置の製造方法は、半導体基板上に、層間絶縁膜を含む下地領域を形成する工程と、前記下地領域上にアルミナ膜を形成する工程と、前記アルミナ膜に穴を形成する工程と、前記穴を下部電極膜で埋める工程と、前記下部電極膜上に誘電体膜を形成する工程と、前記誘電体膜上に上部電極膜を形成する工程と、を備えたことを特徴とする。
本発明の第2の視点に係る半導体装置の製造方法は、半導体基板上に、層間絶縁膜を含む下地領域を形成する工程と、前記下地領域上に下部電極膜を形成する工程と、前記下部電極膜上にアルミナ膜を形成する工程と、前記アルミナ膜に、前記下部電極膜に達する穴を形成する工程と、前記穴を誘電体膜で埋める工程と、前記誘電体膜上に上部電極膜を形成する工程と、を備えたことを特徴とする。
本発明の第3の視点に係る半導体装置の製造方法は、半導体基板上に、層間絶縁膜を含む下地領域を形成する工程と、前記下地領域上にアルミナ膜を形成する工程と、前記アルミナ膜に穴を形成する工程と、前記穴を導電膜で埋めてプラグを形成する工程と、前記プラグ上に下部電極膜を形成する工程と、前記下部電極膜上に誘電体膜を形成する工程と、前記誘電体膜上に上部電極膜を形成する工程と、を備えたことを特徴とする。
本発明の第4の視点に係る半導体装置の製造方法は、半導体基板上に、層間絶縁膜を含む下地領域を形成する工程と、前記下地領域上に下部電極膜パターンを形成する工程と、前記下部電極膜パターンの上面及び側面をアルミナ膜で覆う工程と、前記アルミナ膜の一部を除去して、前記下部電極膜パターンの上面を露出させ且つ前記アルミナ膜の前記下部電極膜パターンの側面に形成された部分を残す工程と、前記露出した下部電極膜パターンの上面上に誘電体膜を形成する工程と、前記誘電体膜上に上部電極膜を形成する工程と、を備えたことを特徴とする。
本発明の第5の視点に係る半導体装置の製造方法は、半導体基板上に、層間絶縁膜を含む下地領域を形成する工程と、前記下地領域上に下部電極膜を形成する工程と、前記下部電極膜上に誘電体膜パターンを形成する工程と、前記誘電体膜パターンの上面及び側面をアルミナ膜で覆う工程と、前記アルミナ膜の一部を除去して、前記誘電体膜パターンの上面を露出させ且つ前記アルミナ膜の前記誘電体膜パターンの側面に形成された部分を残す工程と、前記露出した誘電体膜パターンの上面上に上部電極膜を形成する工程と、を備えたことを特徴とする。
本発明によれば、良好な水素バリア性及び酸素バリア性を確保することが可能であり、半導体装置の特性や信頼性を向上させることが可能となる。
以下、本発明の実施形態を図面を参照して説明する。
(実施形態1)
図1(a)〜図2(f)は、本発明の第1の実施形態に係る半導体装置の製造工程を示した断面図である。
図1(a)〜図2(f)は、本発明の第1の実施形態に係る半導体装置の製造工程を示した断面図である。
まず、図1(a)に示すように、p型シリコン基板(半導体基板)100上に、STI(Shallow Trench Isolation)構造の素子分離領域101を形成する。続いて、MISトランジスタを以下のようにして形成する。
まず、ゲート絶縁膜102として、熱酸化により厚さ6nm程度のシリコン酸化膜を形成する。続いて、ゲート絶縁膜102上に、砒素をドープしたn+ 型多結晶シリコン膜103を形成する。さらに、多結晶シリコン膜103上に、WSix 膜104及びシリコン窒化膜105を形成する。その後、多結晶シリコン膜103、WSix 膜104及びシリコン窒化膜105を、通常の光リソグラフィー法及びRIE法により加工して、ゲート電極を形成する。続いて、全面にシリコン窒化膜106を堆積する。さらに、RIEを行い、ゲート電極の側壁上にシリコン窒化膜106からなる側壁スペーサを形成する。なお、詳細な説明は省くが、本工程において、イオン注入及び熱処理により、ソース/ドレイン領域107が形成される。
次に、図1(b)に示すように、CVD(化学的気相成長)法により全面に、層間絶縁膜としてシリコン酸化膜108を堆積し、さらにCMP(化学的機械的研磨)法により平坦化処理を行う。続いて、一方のソース/ドレイン領域107に達するコンタクトホールをシリコン酸化膜108に形成する。その後、スパッタリング法或いはCVD法によりチタン膜を堆積する。続いて、フォーミングガス中で熱処理を行うことによりチタン膜を窒化して、TiN膜110を形成する。さらに、CVD法によりタングステン膜111を堆積する。続いて、CMP法によりコンタクトホール外のTiN膜110及びタングステン膜111を除去し、コンタクトホール内にTiN膜110及びタングステン膜111を残す。これにより、一方のソース/ドレイン領域107に接続されたプラグが形成される。
その後、全面にCVD法により、シリコン窒化膜112及びシリコン酸化膜113を堆積する。さらに、もう一方のソース/ドレイン領域107に達するコンタクトホールを形成する。続いて、上述した方法と同様の方法により、TiN膜114及びタングステン膜115をコンタクトホール内に形成する。これにより、他方のソース/ドレイン領域107に接続されたプラグが形成される。以上のようにして、シリコン基板100上に下地領域が形成される。
次に、図1(c)に示すように、スパッタリング法によって全面に、厚さ100nmのアルミナ膜(Al2O3 膜)117を堆積する。続いて、アルミナ膜117を、通常の光リソグラフィー法及びRIE法により加工して、穴117aを形成する。
次に、図2(d)に示すように、ダマシン法によって穴117aを下部電極膜で埋める。すなわち、スパッタリング法によって全面に、下部電極膜として厚さ80nmのイリジウム膜(Ir膜)118及び厚さ20nmのプラチナ膜(Pt膜)119を堆積する。下部電極膜として、厚さ60nmのイリジウム膜、厚さ20nmのイリジウム酸化物膜(IrO2 膜)及び厚さ20nmのプラチナ膜を順次堆積してもよい。続いて、CMP法により、穴117a以外のイリジウム膜118及びプラチナ膜119を除去する。これにより、ダマシン構造を有する下部電極が形成される。
次に、図2(e)に示すように、スパッタリング法によって全面に、厚さ100nmのアルミナ膜120を堆積する。続いて、アルミナ膜120を通常の光リソグラフィー法及びRIE法により加工して、穴120aを形成する。
次に、図2(f)に示すように、ダマシン法によって穴120aを誘電体膜で埋める。すなわち、スパッタリング法によって全面に、強誘電体膜として厚さ100nmのPZT膜(Pb(ZrxTi1-x )O3 膜)121を堆積する。続いて、RTA(Rapid Thermal Annealing)により熱処理を行い、PZT膜121を結晶化する。さらに、CMP法により、穴120a以外のPZT膜121を除去する。これにより、ダマシン構造を有する誘電体部が形成される。
次に、スパッタリング法によって、上部電極膜として厚さ100nmのプラチナ膜122を堆積する。続いて、プラチナ膜122を通常の光リソグラフィー法及びRIE法により加工して、上部電極を形成する。なお、下部電極や誘電体部と同様に、アルミナ膜に形成された穴を電極膜で埋めて、上部電極を形成してもよい。その後、図示しないが、全面にCVD法によりシリコン酸化膜を堆積する。さらに、PZT膜121のダメージを回復するために、酸素雰囲気下で熱処理を行う。
このようにして、イリジウム膜118及びプラチナ膜119の積層構造を有する下部電極と、強誘電体膜(PZT膜121)と、上部電極(プラチナ膜122)とを備えた強誘電体キャパシタが形成される。
その後の工程は図示しないが、タングステン膜111に接続されるコンタクト部の形成、ドライブ線及びビット線の形成、メタル配線の形成等を行い、COP構造を有する強誘電体メモリが完成する。
このように、本実施形態では、下部電極及び誘電体部がバリア性に優れたアルミナ膜で囲まれている。また、誘電体部の上面は上部電極で覆われている。そのため、キャパシタ形成後に行われる処理(水素を含んだ雰囲気中での処理及び酸素を含んだ雰囲気中での処理)において、水素や酸素の侵入を防止することができる。したがって、PZT膜(金属酸化物膜)が水素によって還元されてキャパシタの特性や信頼性が劣化するといった問題や、キャパシタ直下のプラグが酸化されて電気的接続が不十分になるといった問題を防止することができる。よって、特性や信頼性に優れた強誘電体メモリを得ることができる。
図3は、アルミナ膜の水素バリア性を説明するための図である。プラチナ膜/PZT膜/プラチナ膜の積層構造をアルミナ膜で覆わない試料、及びプラチナ膜/PZT膜/プラチナ膜の積層構造を厚さ15nmのアルミナ膜で覆った試料を用意した。それぞれの試料に対して水素雰囲気中で400℃のアニールを行い、アニール後の試料をSIMSによって分析した。アルミナ膜で覆われていない試料(図3(a))に比べて、アルミナ膜で覆われた試料(図3(b))では、水素濃度が著しく減少してことがわかる。
また、本実施形態では、ダマシン法によって下部電極及び誘電体部を形成している。アルミナ膜は通常、スパッタリング法によって形成されるため、良好なステップカバレージを得ることが難しい。そのため、キャパシタ構造形成後にアルミナ膜を堆積した場合には、キャパシタパターンのエッジをアルミナ膜で確実に覆うことが困難である。本実施形態では、ダマシン法を用いることにより、このようなステップカバレージの問題を回避することができるため、バリア性を十分に確保することができる。よって、特性や信頼性に優れた強誘電体メモリを得ることができる。
なお、上述した実施形態では、下部電極及び誘電体部ともにダマシン法によって形成したが、下部電極及び誘電体部の一方をダマシン法によって形成してもよい。
(実施形態2)
図4(a)〜図5(f)は、本発明の第2の実施形態に係る半導体装置の製造工程を示した断面図である。
図4(a)〜図5(f)は、本発明の第2の実施形態に係る半導体装置の製造工程を示した断面図である。
図4(a)の工程は、第1の実施形態の図1(a)の工程と実質的に同様であり、それらの説明は省略する。
図4(b)の途中の工程までは、図1(b)の工程と実質的に同様である。すなわち、層間絶縁膜としてシリコン酸化膜108を堆積した後、一方のソース/ドレイン領域107に達するコンタクトホールをシリコン酸化膜108に形成する。続いて、コンタクトホールをTiN膜110及びタングステン膜111で埋めて、一方のソース/ドレイン領域107に接続されたプラグを形成する。以上のようにして、シリコン基板100上に下地領域が形成される。その後、スパッタリング法により全面に、厚さ100nmのアルミナ膜109を堆積する。続いて、シリコン酸化膜108及びアルミナ膜109に、もう一方のソース/ドレイン領域107に達するコンタクトホール109aを形成する。
次に、図4(c)に示すように、コンタクトホール109aをプラグ膜で埋める。すなわち、まずスパッタリング法或いはCVD法によりチタン膜を堆積する。続いて、フォーミングガス中で熱処理を行うことによりチタン膜を窒化して、TiN膜114を形成する。さらに、CVD法によりタングステン膜115を堆積する。続いて、CMP法によりコンタクトホール109a外のTiN膜114及びタングステン膜115を除去し、コンタクトホール内にTiN膜114及びタングステン膜115を残す。これにより、他方のソース/ドレイン領域107に接続されたプラグが形成される。
次に、図5(d)に示すように、厚さ5nmのチタン膜116を堆積する。続いて、下部電極膜として、厚さ100nmのイリジウム膜118及び厚さ20nmのプラチナ膜119を、スパッタリング法によって堆積する。下部電極膜として、厚さ80nmのイリジウム膜、厚さ20nmのイリジウム酸化物膜及び厚さ20nmのプラチナ膜を順次堆積してもよい。さらに、スパッタリング法によって全面に、厚さ100nmのアルミナ膜120を堆積する。続いて、アルミナ膜120を通常の光リソグラフィー法及びRIE法により加工して、穴120aを形成する。
次に、図5(e)に示すように、ダマシン法によって穴120aを誘電体膜で埋める。すなわち、スパッタリング法によって全面に、強誘電体膜として厚さ100nmのPZT膜121を堆積する。続いて、RTAにより熱処理を行い、PZT膜121を結晶化する。さらに、CMP法により、穴120a以外のPZT膜121を除去する。これにより、ダマシン構造を有する誘電体部が形成される。
次に、図5(f)に示すように、スパッタリング法によって、上部電極膜として厚さ100nmのプラチナ膜122を堆積する。続いて、プラチナ膜122を通常の光リソグラフィー法及びRIE法により加工して、上部電極を形成する。なお、誘電体部と同様に、アルミナ膜に形成された穴を電極膜で埋めて、上部電極を形成してもよい。その後、全面にCVD法によりシリコン酸化膜123を堆積し、さらにシリコン酸化膜123をパターンニングする。続いて、パターニングされたシリコン酸化膜をマスクとして、RIE法により、アルミナ膜120、プラチナ膜119、イリジウム膜118及びチタン膜116をエッチングする。さらに、PZT膜121のダメージを回復するために、酸素雰囲気下で熱処理を行う。
このようにして、イリジウム膜118及びプラチナ膜119の積層構造を有する下部電極と、強誘電体膜(PZT膜121)と、上部電極(プラチナ膜122)とを備えた強誘電体キャパシタが形成される。
その後の工程は図示しないが、タングステン膜111に接続されるコンタクト部の形成、ドライブ線及びビット線の形成、メタル配線の形成等を行い、COP構造を有する強誘電体メモリが完成する。
このように、本実施形態では、誘電体部がバリア性に優れたアルミナ膜で囲まれている他、さらにプラグもアルミナ膜で囲まれている。そして、このプラグはダマシン法によって形成されている。したがって、第1の実施形態と同様、特性や信頼性に優れた強誘電体メモリを得ることができる。
(実施形態3)
図6(a)〜図7(f)は、本発明の第3の実施形態に係る半導体装置の製造工程を示した断面図である。
図6(a)〜図7(f)は、本発明の第3の実施形態に係る半導体装置の製造工程を示した断面図である。
図6(a)及び図6(b)の工程は、第1の実施形態の図1(a)及び図1(b)の工程と実質的に同様であり、それらの説明は省略する。
図6(b)の工程の後、図6(c)に示すように、スパッタリング法によって全面に、下部電極膜として厚さ80nmのイリジウム膜118及び厚さ20nmのプラチナ膜119を堆積する。下部電極膜として、厚さ60nmのイリジウム膜、厚さ20nmのイリジウム酸化物膜及び厚さ20nmのプラチナ膜を順次堆積してもよい。続いて、イリジウム膜118及びプラチナ膜119を、通常の光リソグラフィー法及びRIE法により加工して、下部電極を形成する。
次に、図7(d)に示すように、スパッタリング法によって全面に、厚さ100nmのアルミナ膜(Al2O3 膜)117を堆積し、下部電極をアルミナ膜117で覆う。続いて、CMP法によりアルミナ膜117の一部を除去して、プラチナ膜119の上面を露出させる。このCMP工程により、イリジウム膜118及びプラチナ膜119の側面がアルミナ膜117で囲まれた構造が得られる。
次に、図7(e)に示すように、スパッタリング法によって全面に、強誘電体膜として厚さ100nmのPZT膜121を堆積する。続いて、RTAにより熱処理を行い、PZT膜121を結晶化する。続いて、PZT膜121を通常の光リソグラフィー法及びRIE法により加工して、誘電体部を形成する。
次に、図7(f)に示すように、スパッタリング法によって全面に、厚さ100nmのアルミナ膜120を堆積し、PZT膜121(誘電体部)をアルミナ膜120で覆う。続いて、CMP法によりアルミナ膜120の一部を除去して、PZT膜121の上面を露出させる。このCMP工程により、PZT膜121の側面がアルミナ膜120で囲まれた構造が得られる。その後、上部電極膜として厚さ100nmのプラチナ膜122を堆積する。続いて、プラチナ膜122を通常の光リソグラフィー法及びRIE法により加工して、上部電極を形成する。なお、下部電極や誘電体部と同様に、上部電極の側面にCMP法によってアルミナ膜を形成してもよい。その後、図示しないが、全面にCVD法によりシリコン酸化膜を堆積する。さらに、PZT膜121のダメージを回復するために、酸素雰囲気下で熱処理を行う。
このようにして、イリジウム膜118及びプラチナ膜119の積層構造を有する下部電極と、強誘電体膜(PZT膜121)と、上部電極(プラチナ膜122)とを備えた強誘電体キャパシタが形成される。
その後の工程は図示しないが、タングステン膜111に接続されるコンタクト部の形成、ドライブ線及びビット線の形成、メタル配線の形成等を行い、COP構造を有する強誘電体メモリが完成する。
このように、本実施形態では、下部電極及び誘電体部がバリア性に優れたアルミナ膜で囲まれているため、第1の実施形態と同様、特性や信頼性に優れた強誘電体メモリを得ることができる。また、本実施形態では、アルミナ膜を堆積した後、CMP法によって下部電極の上面上のアルミナ膜を除去し、下部電極の側面上にのみアルミナ膜を残す。誘電体部についても同様である。すでに述べたように、アルミナ膜は通常、スパッタリング法によって形成されるため、良好なステップカバレージを得ることが難しい。そのため、キャパシタ構造形成後にアルミナ膜を堆積した場合には、キャパシタパターンのエッジをアルミナ膜で確実に覆うことが困難である。本実施形態では、上述した方法を用いることにより、このようなステップカバレージの問題を回避することができ、特性や信頼性に優れた強誘電体メモリを得ることができる。
なお、上述した実施形態では、下部電極の側面及び誘電体部の側面にCMP法によってアルミナ膜を形成したが、下部電極の側面及び誘電体部の側面のいずれか一方にCMP法によってアルミナ膜を形成してもよい。
以上、第1乃至第3の実施形態について説明したが、これらの実施形態は以下のような種々の変更が可能である。
上記実施形態では、誘電体膜(強誘電体膜)としてPZT膜(Pb(ZrxTi1-x )O3 膜)を用いたが、SBT膜(SrBi2Ta2O9 膜)を用いてもよい。また、上記実施形態で述べた手法は、FeRAMの他、DRAMにも適用可能である。この場合には、誘電体膜として、Ta2O5 膜や(Ba,Sr)TiO3 膜(BST膜)等の高誘電体膜を用いることが可能である。一般的に言えば、誘電体膜として、強誘電体膜や高誘電体膜等の金属酸化物膜を用いることが可能である。
また、上記実施形態では、電極膜としてイリジウム膜(Ir膜)及びプラチナ膜(Pt膜)を用いたが、ルテニウム膜(Ru膜)を用いてもよい。また、これらの貴金属を含む合金膜(例えば、IrTa膜やIrNb膜)を用いてもよい。また、イリジウム酸化物膜(IrO2 膜)、ルテニウム酸化物膜(RuO2 膜)或いはストロンチウム・ルテニウム酸化物膜等の金属酸化物膜を用いてもよい。一般的に言えば、電極膜として貴金属酸化物膜を用いることが可能である。さらに、貴金属膜と貴金属酸化物膜との積層膜或いは、貴金属を含む合金膜と貴金属酸化物膜との積層膜を用いることも可能である。
また、上記実施形態では、プラグとしてタングステンプラグを用いたが、ポリシリコンプラグ、シリサイドプラグ或いはチタン酸化物プラグを用いることも可能である。
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
100…シリコン基板、 101…素子分離領域、
102…ゲート絶縁膜、 103…多結晶シリコン膜、
104…WSix 膜、 105、106、112…シリコン窒化膜、
107…ソース/ドレイン領域、
108、113、123…シリコン酸化膜、
110、114…TiN膜、 111、115…タングステン膜、
116…チタン膜、 109、117、120…アルミナ膜、
109a、117a、120a…穴、 118…イリジウム膜、
119、122…プラチナ膜、 121…PZT膜
102…ゲート絶縁膜、 103…多結晶シリコン膜、
104…WSix 膜、 105、106、112…シリコン窒化膜、
107…ソース/ドレイン領域、
108、113、123…シリコン酸化膜、
110、114…TiN膜、 111、115…タングステン膜、
116…チタン膜、 109、117、120…アルミナ膜、
109a、117a、120a…穴、 118…イリジウム膜、
119、122…プラチナ膜、 121…PZT膜
Claims (12)
- 半導体基板上に、層間絶縁膜を含む下地領域を形成する工程と、
前記下地領域上にアルミナ膜を形成する工程と、
前記アルミナ膜に穴を形成する工程と、
前記穴を下部電極膜で埋める工程と、
前記下部電極膜上に誘電体膜を形成する工程と、
前記誘電体膜上に上部電極膜を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 前記誘電体膜を形成する工程は、
前記下部電極膜上に別のアルミナ膜を形成する工程と、
前記別のアルミナ膜に、前記下部電極膜に達する別の穴を形成する工程と、
前記別の穴を前記誘電体膜で埋める工程と、
を含む
ことを特徴とする請求項1に記載の半導体装置の製造方法。 - 半導体基板上に、層間絶縁膜を含む下地領域を形成する工程と、
前記下地領域上に下部電極膜を形成する工程と、
前記下部電極膜上にアルミナ膜を形成する工程と、
前記アルミナ膜に、前記下部電極膜に達する穴を形成する工程と、
前記穴を誘電体膜で埋める工程と、
前記誘電体膜上に上部電極膜を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 前記下地領域を形成する工程は、前記層間絶縁膜内に前記下部電極膜に接続されるべきプラグを形成する工程を含む
ことを特徴とする請求項1又は3に記載の半導体装置の製造方法。 - 半導体基板上に、層間絶縁膜を含む下地領域を形成する工程と、
前記下地領域上にアルミナ膜を形成する工程と、
前記アルミナ膜に穴を形成する工程と、
前記穴を導電膜で埋めてプラグを形成する工程と、
前記プラグ上に下部電極膜を形成する工程と、
前記下部電極膜上に誘電体膜を形成する工程と、
前記誘電体膜上に上部電極膜を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 前記アルミナ膜に穴を形成する工程は、前記アルミナ膜及び前記層間絶縁膜に前記穴を形成する工程を含む
ことを特徴とする請求項5に記載の半導体装置の製造方法。 - 前記穴を埋める工程は、CMP法を用いて行われる
ことを特徴とする請求項1、3又は5に記載の半導体装置の製造方法。 - 半導体基板上に、層間絶縁膜を含む下地領域を形成する工程と、
前記下地領域上に下部電極膜パターンを形成する工程と、
前記下部電極膜パターンの上面及び側面をアルミナ膜で覆う工程と、
前記アルミナ膜の一部を除去して、前記下部電極膜パターンの上面を露出させ且つ前記アルミナ膜の前記下部電極膜パターンの側面に形成された部分を残す工程と、
前記露出した下部電極膜パターンの上面上に誘電体膜を形成する工程と、
前記誘電体膜上に上部電極膜を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 前記誘電体膜を形成する工程は、
前記下部電極膜パターン上に誘電体膜パターンを形成する工程と、
前記誘電体膜パターンの上面及び側面を別のアルミナ膜で覆う工程と、
前記別のアルミナ膜の一部を除去して、前記誘電体膜パターンの上面を露出させ且つ前記別のアルミナ膜の前記誘電体膜パターンの側面に形成された部分を残す工程と、
を含む
ことを特徴とする請求項8に記載の半導体装置の製造方法。 - 半導体基板上に、層間絶縁膜を含む下地領域を形成する工程と、
前記下地領域上に下部電極膜を形成する工程と、
前記下部電極膜上に誘電体膜パターンを形成する工程と、
前記誘電体膜パターンの上面及び側面をアルミナ膜で覆う工程と、
前記アルミナ膜の一部を除去して、前記誘電体膜パターンの上面を露出させ且つ前記アルミナ膜の前記誘電体膜パターンの側面に形成された部分を残す工程と、
前記露出した誘電体膜パターンの上面上に上部電極膜を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 前記アルミナ膜の一部を除去する工程は、CMP法を用いて行われる
ことを特徴とする請求項8又は10に記載の半導体装置の製造方法。 - 前記誘電体膜は金属酸化物膜である
ことを特徴とする請求項1、3、5、8又は10に記載の半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003332038A JP2005101213A (ja) | 2003-09-24 | 2003-09-24 | 半導体装置の製造方法 |
PCT/JP2004/014284 WO2005038883A2 (en) | 2003-09-24 | 2004-09-22 | Manufacturing method of a ferroelectric capacitor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003332038A JP2005101213A (ja) | 2003-09-24 | 2003-09-24 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005101213A true JP2005101213A (ja) | 2005-04-14 |
Family
ID=34460508
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003332038A Pending JP2005101213A (ja) | 2003-09-24 | 2003-09-24 | 半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP2005101213A (ja) |
WO (1) | WO2005038883A2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9349849B2 (en) | 2012-03-28 | 2016-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic device including the semiconductor device |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5330931A (en) * | 1993-09-22 | 1994-07-19 | Northern Telecom Limited | Method of making a capacitor for an integrated circuit |
US5416042A (en) * | 1994-06-09 | 1995-05-16 | International Business Machines Corporation | Method of fabricating storage capacitors using high dielectric constant materials |
US5739563A (en) * | 1995-03-15 | 1998-04-14 | Kabushiki Kaisha Toshiba | Ferroelectric type semiconductor device having a barium titanate type dielectric film and method for manufacturing the same |
US6346741B1 (en) * | 1997-11-20 | 2002-02-12 | Advanced Technology Materials, Inc. | Compositions and structures for chemical mechanical polishing of FeRAM capacitors and method of fabricating FeRAM capacitors using same |
KR100436056B1 (ko) * | 1997-12-30 | 2004-12-17 | 주식회사 하이닉스반도체 | 강유전체 커패시터의 확산장벽막 형성방법 |
KR100287187B1 (ko) * | 1999-03-30 | 2001-04-16 | 윤종용 | 반도체소자의 커패시터 및 그 제조방법 |
KR100402943B1 (ko) * | 2000-06-19 | 2003-10-30 | 주식회사 하이닉스반도체 | 고유전체 캐패시터 및 그 제조 방법 |
JP2002151657A (ja) * | 2000-11-08 | 2002-05-24 | Sanyo Electric Co Ltd | 誘電体素子およびその製造方法 |
KR100420121B1 (ko) * | 2001-06-21 | 2004-03-02 | 삼성전자주식회사 | 강유전막을 평탄화막으로 이용하는 강유전체 메모리 장치 및 그 제조방법 |
JP2003068987A (ja) * | 2001-08-28 | 2003-03-07 | Matsushita Electric Ind Co Ltd | 半導体記憶装置およびその製造方法 |
-
2003
- 2003-09-24 JP JP2003332038A patent/JP2005101213A/ja active Pending
-
2004
- 2004-09-22 WO PCT/JP2004/014284 patent/WO2005038883A2/en active Application Filing
Also Published As
Publication number | Publication date |
---|---|
WO2005038883A2 (en) | 2005-04-28 |
WO2005038883A3 (en) | 2005-06-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100449949B1 (ko) | 강유전체 메모리 소자의 캐패시터 제조방법 | |
US6730951B2 (en) | Capacitor, semiconductor memory device, and method for manufacturing the same | |
US8614104B2 (en) | Method for manufacturing semiconductor device | |
US7190015B2 (en) | Semiconductor device and method of manufacturing the same | |
US7105400B2 (en) | Manufacturing method of semiconductor device | |
JP2003086771A (ja) | 容量素子、半導体記憶装置及びその製造方法 | |
JP2005057103A (ja) | 半導体装置及びその製造方法 | |
US20060284231A1 (en) | Dielectric memory and method for manufacturing the same | |
JP3795882B2 (ja) | 半導体装置およびその製造方法 | |
JP3833580B2 (ja) | 半導体装置の製造方法 | |
JP3906215B2 (ja) | 半導体装置 | |
JP2004095866A (ja) | 半導体装置及びその製造方法 | |
JP2005129852A (ja) | 半導体装置 | |
US20030058678A1 (en) | Ferroelectric memory device and method of fabricating the same | |
US7535046B2 (en) | Dielectric memory and manufacturing method thereof | |
JP2005101213A (ja) | 半導体装置の製造方法 | |
JP4002882B2 (ja) | 容量素子、半導体記憶装置及びその製造方法 | |
KR100652354B1 (ko) | 하부전극과 콘택 플러그 사이에 낮은 접촉 저항을 갖는 반도체장치의 커패시터 및 그 제조방법 | |
KR100943011B1 (ko) | 반도체 장치 및 그 제조 방법 | |
KR100753046B1 (ko) | 강유전체 메모리 소자 및 그 제조 방법 | |
JP3967315B2 (ja) | 容量素子、半導体記憶装置及びその製造方法 | |
JP2023112910A (ja) | 半導体装置および半導体装置の製造方法 | |
JP2009010194A (ja) | 強誘電体メモリ及びその製造方法 | |
JP2006157062A (ja) | 半導体装置及び半導体装置の製造方法 | |
JP2009099676A (ja) | 半導体装置とその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061017 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061122 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070123 |