JP2006100405A - 強誘電体メモリの製造方法 - Google Patents
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Abstract
【解決手段】MOSFETが形成されている半導体基板10を用意し、半導体基板上に導電プラグ44を備える第1層間絶縁膜35を形成する。次に、第1層間絶縁膜上に、第2層間絶縁膜50を形成する。次に、エッチングにより、周辺回路領域14の第2層間絶縁膜を残存させ、かつ、メモリセル領域12の第1層間絶縁膜と導電プラグの頂面とを露出させる。次に、導電プラグを含む第1層間絶縁膜の露出面、及び、第2層間絶縁膜の残存部分上に、キャパシタ形成用積層膜67aを形成する。次に、メモリセル領域に含まれる領域部分であって、かつ、導電プラグ上に設定される領域部分であるキャパシタ被形成領域16の、キャパシタ形成用積層膜上にエッチングマスクを形成し、当該エッチングマスクを用いたエッチングを行い、強誘電体キャパシタ67を形成する。
【選択図】図2
Description
先ず、半導体基板としてシリコン基板を用い、このシリコン基板10の表面に、LOCOS(Local Oxidation of Silicon)法により素子分離酸化膜20を形成する。素子分離酸化膜20は、メモリセル領域12とメモリセル領域12外の周辺回路領域14とをそれぞれ画成する領域部分に形成される。素子分離酸化膜20を、STI(Shallow Trench Isolation)法によって形成しても良い。ここで、メモリセル領域12は、その領域内に、情報を記憶するための最小の回路が形成される領域であり、強誘電体キャパシタは、メモリセル領域12内に形成される。一方、周辺回路領域14には、強誘電体キャパシタが形成されない。尚、シリコン基板10の導電型、及び、シリコン基板10に形成するMOSFETの導電型に応じて、シリコン基板10のメモリセル領域12及び周辺回路領域14に対して、p型又はn型の不純物を導入して、pウェル又はnウェルを形成することもある。
図1(A)〜(C)を参照して説明した、第1導電プラグ44を形成するまでの工程は、第1実施形態と同様なので説明を省略する。
12 メモリセル領域
14 周辺回路領域
16 キャパシタ被形成領域
20 素子分離酸化膜
21a、21b、21c MOSFET
22 シリコン熱酸化膜
25a、25b、25c ゲート電極
28a、28b、28c、28d、28e 不純物拡散領域
30 第1シリコン酸化膜
31 第1シリコン酸化膜の上側表面
32 ビット線コンタクトホール
34 ビット線
35 第1層間絶縁膜
40 第2シリコン酸化膜
42 第1コンタクトホール
44 第1導電プラグ
45 加工保護膜
50 第2層間絶縁膜
60 第1導電体層
61 下部電極
62 強誘電体層
63 強誘電体膜
64 第2導電体層
65 上部電極
66 ホトレジストパターン
67 強誘電体キャパシタ
67a キャパシタ形成用積層膜
70 第3層間絶縁膜
72、73、92 開口部
74 第2導電プラグ
80 第1メタル配線
82 第2メタル配線
90 第4層間絶縁膜
94 第3導電プラグ
Claims (2)
- 構成領域として不純物拡散領域を含むMOSFETが、メモリセル領域と、当該メモリセル領域外の周辺回路領域とに、それぞれ形成されている半導体基板を用意する工程と、
該半導体基板上に第1層間絶縁膜を形成する工程と、
該第1層間絶縁膜に、前記不純物拡散領域と電気的に接続される導電プラグを形成する工程と、
前記導電プラグが形成された第1層間絶縁膜上に、第2層間絶縁膜を形成する工程と、
エッチングにより、前記周辺回路領域内の前記第2層間絶縁膜の部分を残存させ、かつ、前記メモリセル領域内の前記第2層間絶縁膜の部分を除去して前記第1層間絶縁膜の表面部分と前記導電プラグの頂面とを露出させる工程と、
前記導電プラグを含む前記第1層間絶縁膜の露出面、及び、前記第2層間絶縁膜の残存部分の露出面上に、第1導電体層、強誘電体層、及び第2導電体層を順次に積層することにより、キャパシタ形成用積層膜を形成する工程と、
前記メモリセル領域に含まれる領域部分であって、かつ、前記導電プラグ上に設定される領域部分であるキャパシタ被形成領域の、前記キャパシタ形成用積層膜上にエッチングマスクを形成する工程と、
該エッチングマスクを用いたエッチングにより、前記キャパシタ形成用積層膜を加工して、強誘電体キャパシタを形成する工程と
を備えることを特徴とする強誘電体メモリの製造方法。 - 構成領域として不純物拡散領域を含むMOSFETが、メモリセル領域と、当該メモリセル領域外の周辺回路領域とに、それぞれ形成されている半導体基板を用意する工程と、
該半導体基板上に第1層間絶縁膜を形成する工程と、
該第1層間絶縁膜に、前記不純物拡散領域と電気的に接続される導電プラグを形成する工程と、
前記導電プラグが形成された第1層間絶縁膜上に、加工保護膜を形成する工程と、
該加工保護膜上に、第2層間絶縁膜を形成する工程と、
エッチングにより、前記周辺回路領域内の前記第2層間絶縁膜の部分を残存させ、かつ、前記メモリセル領域内の前記第2層間絶縁膜の部分を除去して前記加工保護膜の表面部分を露出させる工程と、
前記加工保護膜の露出した部分をエッチングにより除去して前記第1層間絶縁膜の表面部分と前記導電プラグの頂面とを露出させる工程と、
前記導電プラグを含む前記第1層間絶縁膜の露出面、及び、前記第2層間絶縁膜の残存部分の露出面上に、第1導電体層、強誘電体層、及び第2導電体層を順次に積層することにより、キャパシタ形成用積層膜を形成する工程と、
前記メモリセル領域に含まれる領域部分であって、かつ、前記導電プラグ上に設定される領域部分であるキャパシタ被形成領域の、前記キャパシタ形成用積層膜上にエッチングマスクを形成する工程と、
該エッチングマスクを用いたエッチングにより、前記キャパシタ形成用積層膜を加工して、強誘電体キャパシタを形成する工程と
を備えることを特徴とする強誘電体メモリの製造方法。
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