JP2006269800A - 半導体装置 - Google Patents

Abstract

【課題】電極構造下方のプラグの酸化を抑制する半導体装置を提供する。
【解決手段】半導体基板（Ｓ）と、この半導体基板に形成されたトランジスタの活性領域（１０７）に接続した導電性プラグ（１１８）と、この導電性プラグの底面部及び側面部に被覆する金属シリサイド膜（１１７）と、前記導電性プラグ上に形成された電極構造（２００）と、を備えている。
【選択図】図３

Description

本発明は、半導体装置に関し、特に誘電体を用いたキャパシタを有する半導体装置に関するものである。

強誘電体薄膜を利用した不揮発性メモリである強誘電体メモリ（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、ＤＲＡＭのキャパシタ部分を強誘電体で置き換えたものであり、次世代メモリとして期待されている。

ＦｅＲＡＭでは、キャパシタ部分にＰＺＴ（Ｐｂ（Ｚｒ_ｘＴｉ_１−ｘ）Ｏ_３）、ＢＩＴ（Ｂｉ_４Ｔｉ_３Ｏ_１２）、ＳＢＴ（ＳｒＢｉ_２Ｔａ_２Ｏ_９）などの強誘電体薄膜を使用する。いずれも酸素八面体を基本構造とするペロブスカイト構造を基本とした結晶構造をもつ。これらの材料は従来のＳｉ酸化膜と異なり、アモルファス状態ではその特徴である強誘電性は発現しないため、使用することができない。よって結晶化するための工程、例えば高温での結晶化熱処理、高温でのＩｎ−ｓｉｔｕ結晶化プロセスなどが必要となる。材料にもよるが、一般的に少なくとも４００−７００℃の温度が結晶化のために必要となる。成膜方法としては、ＭＯＣＶＤ法、スパッタ法、溶液法（ＣＳＤ：Ｃｈｅｍｉｃａｌ Ｓｏｌｕｔｉｏｎ Ｄｅｐｏｓｉｔｉｏｎ）がある。

これまで実用化されているＦｅＲＡＭでは、キャパシタの上部電極とトランジスタの活性領域とを接続するオフセット型のセル構造を採っており、キャパシタを形成し終わってからプラグを形成するため、強誘電体膜形成等のための熱処理がプラグに対して負担となることはなかった。しかしながら、このオフセット型のセル構造ではセル面積の縮小が困難であり、高集積化にとっては大きな阻害要因となっている。

これに対して最近では、より密度の高いＦｅＲＡＭを作製すべく、プラグ上にキャパシタを配置するＣＯＰ（Ｃａｐａｃｉｔｏｒ Ｏｎ Ｐｌｕｇ）構造の開発が進められている。これは、トランジスタの活性領域から接続されるＷやＳｉからなるプラグ構造がキャパシタ直下にあるもので、ＤＲＡＭのスタックトキャパシタの場合と同様に、セルサイズを小さくすることができる。

このＣＯＰ構造では、代表的な強誘電体膜の材料であるＰＺＴやＳＢＴを用いる場合に、結晶化あるいは加工等によるプロセスダメージの回復のために高温処理が必要であるが、この場合、熱処理に伴う酸素欠損の発生を抑制するために酸素雰囲気下で熱処理を行う必要がある。

しかしながら、この酸素雰囲気下での熱処理によってキャパシタ下部へ酸素が拡散し下部プラグ材が酸化されてしまう問題、及びプラグ／電極間で相互拡散・反応を起こす問題のため、熱処理温度の低減と短時間アニールが不可欠であった。特に、結晶化のために高い温度を必要とするＳＢＴ膜の場合には、ＣＯＰ構造の適用はより困難さを増していた。

特許文献１には、ＳｉＣ膜を酸素拡散バリア膜として適用した半導体装置が開示されている。
特開２００４−１２８４０６号公報

本発明の目的は、電極構造下方のプラグの酸化を抑制する半導体装置を提供することにある。

本発明の一形態の半導体装置は、半導体基板と、この半導体基板に形成されたトランジスタの活性領域に接続した導電性プラグと、この導電性プラグの底面部及び側面部に被覆する金属シリサイド膜と、前記導電性プラグ上に形成された電極構造と、を備えている。

本発明によれば、電極構造下方のプラグの酸化を抑制する半導体装置を提供できる。

以下、実施の形態を図面を参照して説明する。

（第１の実施の形態）
図１の（ａ）〜（ｃ）、図２の（ａ）〜（ｃ）、及び図３は、本第１の実施の形態に係るＦｅＲＡＭの製造プロセスを示す断面図である。本第１の実施の形態では、キャパシタ下に位置するプラグ材にタングステンを用いたＣＯＰ型ＦｅＲＡＭセルについて述べる。このＣＯＰ型ＦｅＲＡＭセルでは、プラグ底面部とプラグ側面部、及びプラグ膜上に配置する電極膜下を被覆する金属シリサイドとして、Ｔｉシリサイド膜を用いる。

まず、図１の（ａ）に示すように、Ｐ型Ｓｉ基板（半導体基板）Ｓ表面のトランジスタ活性領域以外の領域に、素子分離のための溝を形成し、該溝内にＳｉＯ_２を埋め込んで素子分離領域１０１を形成する（Ｓａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）。続いて、スイッチ動作を行うためのトランジスタを形成する。

まず、Ｓｉ基板Ｓ全面に熱酸化により厚さ６ｎｍ程度の酸化膜１０２を形成し、続いて酸化膜１０２全面にヒ素をドープしたｎ＋型多結晶シリコン膜１０３を形成し、さらに多結晶シリコン膜１０３上にＷＳｉ_ｘ膜１０４を、ＷＳｉ_ｘ膜１０４上に窒化膜１０５を形成する。その後、多結晶シリコン膜１０３、ＷＳｉ_ｘ膜１０４、及び窒化膜１０５を通常の光リソグラフィ法とＲＩＥ法により加工し、ゲート電極１００を形成する。

さらに、窒化膜１０６を堆積し、ＲＩＥによる側壁残しの手法によってゲート電極１００側壁にスペーサ部を設ける。同時に、プロセスの詳細は省くが、イオン注入法および熱処理によってソース・ドレイン領域１０７を形成する。

次に、図１の（ｂ）に示すように、全面にＣＶＤ酸化膜１０８を堆積後、一旦ＣＭＰ法により平坦化を行い、トランジスタの一方のソース・ドレイン領域１０７に連通するコンタクトホール１０９を形成する。この後、スパッタ法あるいはＣＶＤ法により薄いチタン膜を堆積し、フォーミングガス中で熱処理を行うことによってＴｉＮ膜１１０を形成する。続いて、ＣＶＤタングステン１１１を全面に堆積し、ＣＭＰ法によりコンタクトホール１０９外の領域からタングステン１１１を除去し、コンタクトホール１０９内にタングステンを埋め込む。

その後、全面にＣＶＤ窒化膜１１２を堆積し、さらにもう一方のソース・ドレイン領域１０７に連通するコンタクトホール１１３を形成後、図１の（ｃ）に示すように、スパッタ法あるいはＣＶＤ法により全面にシリコン膜１１４を形成し、さらにスパッタ法あるいはＣＶＤ法により全面に薄いチタン膜１１５を形成する。

その後、図２の（ａ）に示すように、スパッタ法あるいはＣＶＤ法により全面に薄いＴｉＮ膜１１６膜を形成し、Ｎ_２ガスなどの不活性ガス雰囲気中で熱処理を行うことによって、シリコン膜１１４及びチタン膜１１５をシリサイド反応させ、図２の（ｂ）に示すように、Ｔｉシリサイド膜１１７を形成する。

続いて、図２の（ｃ）に示すように、ＣＶＤタングステン１１８を全面に堆積し、ＣＭＰ法によりコンタクトホール１１３外の領域からタングステン１１８を除去することで、コンタクトホール１１３内にタングステンが埋め込まれ、かつキャパシタに連通するプラグ（１１８）が形成される。

この後、図３に示すように、スパッタ法により厚さ１０ｎｍのチタン膜１１９を全面に堆積し、続いてスパッタ法により厚さ１００ｎｍ程度のイリジウム膜１２０をチタン膜１１９上全面に堆積する。この後、キャパシタ下部電極２００となる第１のＳｒＲｕＯ_３膜１２１をスパッタ法により堆積し、一旦酸素雰囲気中での急速加熱処理（ＲＴＡ）により第１のＳｒＲｕＯ_３膜１２１の結晶化を行う。この際、例えば５５０℃の温度下で第１のＳｒＲｕＯ_３膜１２１を堆積することにより、質の良い結晶質ＳｒＲｕＯ_３膜を容易に形成することが可能である。

さらに、第１のＳｒＲｕＯ_３膜１２１上にキャパシタ誘電体膜３００となるＰＺＴ膜１２２をスパッタ法により形成し、一旦酸素雰囲気中での急速加熱処理（ＲＴＡ）によりＰＺＴ膜１２２の結晶化を行う。この後、ＰＺＴ膜１２２上にキャパシタ上部電極４００となる第２のＳｒＲｕＯ_３膜１２３をスパッタ法により堆積し、一旦酸素雰囲気中での急速加熱処理（ＲＴＡ）により第２のＳｒＲｕＯ_３膜１２３の結晶化を行う。この際、例えば５５０℃の温度下で第２のＳｒＲｕＯ_３膜１２３を堆積することにより、質の良い結晶質ＳｒＲｕＯ_３膜を容易に形成することが可能である。

その後、白金膜１２４をスパッタ法により形成する。しかる後、一旦加工マスク材としてＣＶＤ酸化膜を堆積し、光リソグラフィ法とＲＩＥ法によって該ＣＶＤ酸化膜をパターンニングしフォトレジストを除去した後、白金膜１２４、第２のＳｒＲｕＯ_３膜１２３、ＰＺＴ膜１２２をＲＩＥ法によってエッチング加工し、さらに光リソグラフィ法とＲＩＥ法の組合せによって第１のＳｒＲｕＯ_３膜１２１、イリジウム膜１２０、チタン膜１１９、ＴｉＮ膜１１６／Ｔｉシリサイド膜１１７（シリコン膜１１４とチタン膜１１５のシリサイド膜）の順にパターニング加工を行い、キャパシタの形成を完了する。

この後、全面にＣＶＤ酸化膜１２５を堆積し該キャパシタを覆い、加工時にＰＺＴ膜１２２に生じたダメージを除去するために酸素雰囲気下で６５０℃程度の熱処理を行う。

この後、図示しないが、ドライブ線、ビット線の形成、さらに上層メタル配線の工程を経て、ＦｅＲＡＭが完成することになる。

なお、本第１の実施の形態においては、チタン膜１１５を形成しているが、Ｔｉ膜の代わりにＣｏ膜を用いることが可能である。キャパシタ材料としては、強誘電体にＰＺＴ、上下電極にはＳｒＲｕＯ_３を用いているが、このような材料に限定されることはない。例えば、強誘電体膜としてＳＢＴ膜を用いることも可能である。また、金属シリサイド膜、シリコン膜、及び各金属膜は、スパッタ法、ＣＶＤ法、またはゾル−ゲル法のいずれかによって形成することができる。さらに金属シリサイド膜は、スパッタ法あるいはＣＶＤ法と熱処理を組み合わせることによって形成することもできる。

また、本第１の実施の形態は、ＦｅＲＡＭに限らず高誘電体膜キャパシタを用いたＤＲＡＭにも適用できる。

（第２の実施の形態）
図４の（ａ）〜（ｃ）及び図５の（ａ）〜（ｃ）は、本第２の実施の形態に係るＦｅＲＡＭの製造プロセスを示す断面図である。本第２の実施の形態では、キャパシタ下に位置するプラグ材にシリコンを用いたＣＯＰ型ＦｅＲＡＭセルについて述べる。このＣＯＰ型ＦｅＲＡＭセルでは、プラグ底面部とプラグ側面部、及びプラグ膜上に配置する電極膜下を被覆する金属シリサイドとして、Ｃｏシリサイド膜を用いる。

まず、図４の（ａ）に示すように、Ｐ型Ｓｉ基板（半導体基板）Ｓ表面のトランジスタ活性領域以外の領域に、素子分離のための溝を形成し、該溝内にＳｉＯ_２を埋め込んで素子分離領域２０１を形成する（Ｓａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）。続いて、スイッチ動作を行うためのトランジスタを形成する。

まず、Ｓｉ基板Ｓ全面に熱酸化により厚さ６ｎｍ程度の酸化膜２０２を形成し、続いて酸化膜２０２全面にヒ素をドープしたｎ＋型多結晶シリコン膜２０３を形成し、さらに多結晶シリコン膜２０３上にＷＳｉ_ｘ膜２０４を、ＷＳｉ_ｘ膜１０４上に窒化膜２０５を形成する。その後、多結晶シリコン膜２０３、ＷＳｉ_ｘ膜２０４、及び窒化膜２０５を通常の光リソグラフィ法とＲＩＥ法により加工し、ゲート電極１００を形成する。

さらに、窒化膜２０６を堆積し、ＲＩＥによる側壁残しの手法によってゲート電極１００側壁にスペーサ部を設ける。同時に、プロセスの詳細は省くが、イオン注入法および熱処理によってソース・ドレイン領域２０７を形成する。

次に、図４の（ｂ）に示すように、全面にＣＶＤ酸化膜２０８を堆積後、一旦ＣＭＰ法により平坦化を行い、トランジスタの一方のソース・ドレイン領域２０７に連通するコンタクトホール２０９を形成する。この後、スパッタ法あるいはＣＶＤ法により薄いチタン膜を堆積し、フォーミングガス中で熱処理を行うことによってＴｉＮ膜２１０を形成する。続いて、ＣＶＤタングステン２１１を全面に堆積し、ＣＭＰ法によりコンタクトホール２０９外の領域からタングステン２１１を除去し、コンタクトホール２０９内にタングステンを埋め込む。

その後、全面にＣＶＤ窒化膜２１２を堆積し、さらにもう一方のソース・ドレイン領域２０７に連通するコンタクトホール２１３を形成後、図４の（ｃ）に示すように、スパッタ法あるいはＣＶＤ法により全面に薄いＣｏ膜２１４を形成する。

続いて、図５の（ａ）に示すように、ＣＶＤシリコン２１５を全面に堆積し、Ｎ_２ガスなどの不活性ガス雰囲気中で熱処理を行うことによって、Ｃｏ膜２１４及びシリコン膜２１５をシリサイド反応させ、図５の（ｂ）に示すように、Ｃｏシリサイド膜２１６を形成する。続いて、ＣＭＰ法によりコンタクトホール２１３外の領域からシリコン２１５を除去することで、コンタクトホール２１３内にシリコンが埋め込まれ、かつキャパシタに連通するプラグ（２１５）が形成される。

この後、図５の（ｃ）に示すように、スパッタ法により厚さ１０ｎｍのチタン膜２１７を全面に堆積し、続いてスパッタ法により厚さ１００ｎｍ程度のイリジウム膜２１８をチタン膜２１７上全面に堆積する。この後、キャパシタ下部電極２００となる第１のＳｒＲｕＯ_３膜２１９をスパッタ法により堆積し、一旦酸素雰囲気中での急速加熱処理（ＲＴＡ）により第１のＳｒＲｕＯ_３膜２１９の結晶化を行う。この際、例えば５５０℃の温度下で第１のＳｒＲｕＯ_３膜２１９を堆積することにより、質の良い結晶質ＳｒＲｕＯ_３膜を容易に形成することが可能である。

さらに、第１のＳｒＲｕＯ_３膜２１９上にキャパシタ誘電体膜３００となるＰＺＴ膜２２０をスパッタ法により形成し、一旦酸素雰囲気中での急速加熱処理（ＲＴＡ）によりＰＺＴ膜２２０の結晶化を行う。この後、ＰＺＴ膜２２０上にキャパシタ上部電極４００となる第２のＳｒＲｕＯ_３膜２２１をスパッタ法により堆積し、一旦酸素雰囲気中での急速加熱処理（ＲＴＡ）により第２のＳｒＲｕＯ_３膜２２１の結晶化を行う。この際、例えば５５０℃の温度下で第２のＳｒＲｕＯ_３膜２２１を堆積することにより、質の良い結晶質ＳｒＲｕＯ_３膜を容易に形成することが可能である。

その後、白金膜２２２をスパッタ法により形成する。しかる後、一旦加工マスク材としてＣＶＤ酸化膜を堆積し、光リソグラフィ法とＲＩＥ法によって該ＣＶＤ酸化膜をパターンニングしフォトレジストを除去した後、白金膜２２２、第２のＳｒＲｕＯ_３膜２２１、ＰＺＴ膜２２０をＲＩＥ法によってエッチング加工し、さらに光リソグラフィ法とＲＩＥ法の組合せによって第１のＳｒＲｕＯ_３膜２１９、イリジウム膜２１８，チタン膜２１７、Ｃｏシリサイド膜２１６（シリコン２１５とＣｏ膜２１４のシリサイド膜）の順にパターニング加工を行い、キャパシタの形成を完了する。

この後、全面にＣＶＤ酸化膜２２３を堆積し該キャパシタを覆い、加工時にＰＺＴ膜２２０に生じたダメージを除去するために酸素雰囲気下で６５０℃程度の熱処理を行う。

この後、図示しないが、ドライブ線、ビット線の形成、さらに上層メタル配線の工程を経て、ＦｅＲＡＭが完成することになる。

なお、本第２の実施の形態においては、ＣＶＤ法により薄いＣｏ膜２１４を形成しているが、Ｃｏ膜２１４の代わりに、スパッタ法あるいはＣＶＤ法により薄いチタン（Ｔｉ）膜を用いることが可能である。キャパシタ材料としては、強誘電体にＰＺＴ、上下電極にはＳｒＲｕＯ_３を用いているが、このような材料に限定されることはない。例えば、強誘電体膜としてＳＢＴ膜を用いることも可能である。また、金属シリサイド膜、シリコン膜、及び各金属膜は、スパッタ法、ＣＶＤ法、またはゾル−ゲル法のいずれかによって形成することができる。

また、本第２の実施の形態は、ＦｅＲＡＭに限らず高誘電体膜キャパシタを用いたＤＲＡＭにも適用できる。

また、上記第１，第２の実施の形態は、図６に示すようなＴＣ並列ユニット直列接続型強誘電体メモリのプラグ構造にも同様に適用できる。図６において図１〜図５と同一な部分には同符号を付してある。図６では、２つのキャパシタと１つのソース・ドレイン領域を２本の平行なプラグ６０１，６０２で接続している。

以上のように本実施の形態は、電気的な接続のためのプラグ構造およびそれに接続する電極を有し、その製造のために高温あるいは酸化性雰囲気による処理を必要とする半導体装置に係わり、主にＦｅＲＡＭのキャパシタにおけるプラグ／キャパシタ電極に適用することによって、優れた特性のＦｅＲＡＭを実現することが可能となる。具体的には、以下のようなプラグ／電極構造を有する半導体装置を提示している。

本実施の形態の半導体装置は、半導体基板の表面に形成されたトランジスタの活性領域に接続したタングステンもしくはシリコンからなる導電性プラグ上に、酸化物強誘電体、誘電体薄膜を用いたキャパシタを形成するＣＯＰ（Ｃａｐａｃｉｔｏｒ Ｏｎ Ｐｌｕｇ）構造を備える半導体メモリ装置であって、導電性プラグの底面部及び側面部と、該プラグ膜上に配置する電極膜の下部とを被覆するＴｉＳｉもしくはＣｏＳｉなどの金属シリサイド膜を有したものである。本実施の形態は、ＣＯＰタイプのＦｅＲＡＭ以外に、スタックトキャパシタを用いたＤＲＡＭにおけるプラグ／キャパシタ構造にも適用できる。

上記の金属シリサイド膜は、タングステンもしくはシリコンと比較して酸化され難い性質を有する。代表的な強誘電体材料であるＰＺＴやＳＢＴの場合には、結晶化や加工等によるプロセスダメージ回復のために酸素雰囲気下での高温熱処理が必要であり、この酸素処理によってキャパシタ下部へ酸素が拡散し、下方のタングステンもしくはシリコンプラグ材が酸化されてしまう問題があった。しかし、本実施の形態の構造を用いることにより、プラグの酸化を抑制することが可能となり、酸素雰囲気下での熱処理の低温化、短時間化を必要としないので、信頼性の高い半導体装置を形成することが可能になる。

さらに、本実施の形態による金属シリサイド膜を反応バリア膜として用いたプラグ構造を用いることによって、従来では制限要因だった熱処理温度、雰囲気の許容範囲が広がり、これによって特性の優れた高・強誘電体膜を形成することが可能となり、信頼性の高い半導体装置を提供することできる。また、プラグ上にキャパシタを形成するＤＲＡＭにおいても同様に本実施の形態を有効に適用できる。よって、信頼性の高い微細なＦｅＲＡＭ、ＤＲＡＭを提供することが可能になる。

なお、本発明は上記各実施の形態のみに限定されず、要旨を変更しない範囲で適宜変形して実施できる。

第１の実施の形態に係るＦｅＲＡＭの製造プロセスを示す断面図。 第１の実施の形態に係るＦｅＲＡＭの製造プロセスを示す断面図。 第１の実施の形態に係るＦｅＲＡＭの製造プロセスを示す断面図。 第２の実施の形態に係るＦｅＲＡＭの製造プロセスを示す断面図。 第２の実施の形態に係るＦｅＲＡＭの製造プロセスを示す断面図。 第１，第２の実施の形態の変形例に係るＴＣ並列ユニット直列接続型強誘電体メモリのプラグ構造を示す断面図。

符号の説明

Ｓ…Ｐ型Ｓｉ基板 １００…ゲート電極 １０１…素子分離領域 １０２…酸化膜 １０３…多結晶シリコン膜 １０４…ＷＳｉ_ｘ膜 １０５…窒化膜 １０６…窒化膜 １０７…ソース・ドレイン領域 １０８…酸化膜 １０９…コンタクトホール １１０…ＴｉＮ膜 １１１…タングステン １１２…窒化膜 １１３…コンタクトホール １１４…シリコン膜 １１５…チタン膜 １１６…ＴｉＮ膜 １１７…Ｔｉシリサイド膜 １１８…ＣＶＤタングステン １１９…チタン膜 １２０…イリジウム膜 １２１…第１のＳｒＲｕＯ_３膜 ２００…キャパシタ下部電極 １２２…ＰＺＴ膜 ３００…キャパシタ誘電体膜 １２３…第２のＳｒＲｕＯ_３膜 ４００…キャパシタ上部電極 １２４…白金膜 １２５…酸化膜 ２０１…素子分離領域 ２０２…酸化膜 ２０３…多結晶シリコン膜 ２０４…ＷＳｉ_ｘ膜 ２０５…窒化膜 ２０６…窒化膜 ２０７…ソース・ドレイン領域 ２０８…酸化膜 ２０９…コンタクトホール ２１０…ＴｉＮ膜 ２１１…タングステン ２１２…窒化膜 ２１３…コンタクトホール ２１４…Ｃｏ膜 ２１５…シリコン ２１６…Ｃｏシリサイド膜 ２１７…チタン膜 ２１８…イリジウム膜 ２１９…第１のＳｒＲｕＯ_３膜 ２２０…ＰＺＴ膜 ３００…キャパシタ誘電体膜 ２２１…第２のＳｒＲｕＯ_３膜 ４００…キャパシタ上部電極 ２２２…白金膜 ２２３…酸化膜 ６０１，６０２…プラグ

Claims (5)

1. 半導体基板と、
   この半導体基板に形成されたトランジスタの活性領域に接続した導電性プラグと、
   この導電性プラグの底面部及び側面部に被覆する金属シリサイド膜と、
   前記導電性プラグ上に形成された電極構造と、
   を備えたことを特徴とする半導体装置。
2. 前記金属シリサイド膜は、前記電極構造の下部を被覆する請求項１に記載の半導体装置。
3. 前記電極構造は、強誘電体を含む不揮発性メモリ機能を有するキャパシタを構成することを特徴とする請求項１または２に記載の半導体装置。
4. 前記金属シリサイド膜は、ＴｉシリサイドまたはＣｏシリサイドからなることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
5. 前記金属シリサイド膜は、互いに接するシリコン膜とＴｉまたはＣｏからなる金属膜とを熱処理によって反応させることによって形成することを特徴とする請求項１に記載の半導体装置。

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