JP2008060503A - 半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【課題】既存のCMOSの製造プロセスの利用が容易となる構造を有し、強誘電体特性に優れたキャパシタを備えた誘電体メモリを提供する。
【解決手段】半導体記憶装置は、下部電極15、強誘電体膜からなる容量絶縁膜16、及び上部電極17によって構成される容量素子を備える。下部電極15の下側に、熱伝導率が相対的に高い導電膜よりなる高熱伝導率膜14を備えている。
【選択図】図1
【解決手段】半導体記憶装置は、下部電極15、強誘電体膜からなる容量絶縁膜16、及び上部電極17によって構成される容量素子を備える。下部電極15の下側に、熱伝導率が相対的に高い導電膜よりなる高熱伝導率膜14を備えている。
【選択図】図1
Description
本発明は、強誘電体膜からなる容量絶縁膜を用いた容量素子を備えた半導体記憶装置及びその製造方法に関する。
強誘電体膜からなる容量絶縁膜を用いた誘電体メモリは、強誘電体薄膜の高速な分極反転と残留分極とを利用する高速書き換えが可能な不揮発性メモリ装置である。
近年、誘電体メモリの微細化が進展し、それに伴ってセル面積が縮小している。しかし、平面的なキャパシタ構造では、必要なメモリ容量を確保するために、大きな面積が必要となる。このため、近年のキャパシタ構造として、トレンチ型などの立体型のキャパシタ構造が採用されてきている。
立体型キャパシタにおいて、高い強誘電体特性を得るために、種々の方法が提案されており、その中でも、強誘電体膜の結晶化を促進することによって強誘電体特性を向上させることが一つの重要な方法となっている。結晶化のための熱処理の温度上昇及び長時間化によって強誘電体膜の結晶化を促進する一方で、トランジスタの性能を確保する上でCMOSプロセスとの互換性を保持することが求められる。
なお、これに対して従来では、紫外線を局所的に照射することによって、強誘電体膜の結晶化温度を上昇させる方法も提案されている(例えば特許文献1参照)。
特開平5−343642号公報
上述したように、高い強誘電体特性を得るためには、強誘電体膜の結晶化を促進することによって強誘電体特性を向上させることが重要となるが、結晶化のための熱処理温度を上昇させると、熱バジェットがCMOSプロセスと大きく異なってくるため、例えば、コンタクト界面におけるタングステンプラグとコバルトシリサイド層との間で酸素凝集が発生してコンタクト抵抗異常になる等の問題が発生するので、トランジスタの性能を確保する上で、強誘電体膜の結晶化温度を考慮した専用の製造方法に変更する必要が生じる。例えば、ゲート長、ゲート酸化膜の膜厚、ソース又はドレインとなる不純物拡散層への注入量、及び活性化のための熱処理温度などの点で製造条件の変更が必要となってくる。
この点、誘電体メモリ専用の製造装置又は製造ラインを用いた製造プロセスで誘電体メモリを製造することもできるが、製造コストを下げるためには、例えば、既存工場のCMOSプロセスの製造装置又は製造ラインを用いた製造プロセスを利用することが望ましい。
しかしながら、上述したように、熱バジェットの関係で、既存工場のCMOSプロセスの製造装置又は製造ラインを用いた製造プロセスを誘電体メモリの製造に利用することは困難である。すなわち、熱処理温度の高温化及び長時間化によって強誘電体膜の結晶化を促進して強誘電体特性を向上させることはできる一方で、トランジスタの性能を劣化させてしまう。このように、トランジスタの性能を確保する上で、既存のCMOSプロセスの制約下、結晶化のための熱処理の高温化及び長時間化を単に行うだけでは問題がある。
前記に鑑み、本発明の目的は、既存のCMOSの製造プロセスの利用が容易となる構造を有し、強誘電体特性に優れたキャパシタを備えた半導体記憶装置及びその製造方法を提供することである。
前記の目的を達成するために、本発明の一側面に係る半導体記憶装置は、容量下部電極、強誘電体膜からなる容量絶縁膜、及び容量上部電極によって構成される容量素子を備えた半導体記憶装置において、容量下部電極の下側に、熱伝導率が相対的に高い導電膜よりなる高熱伝導率膜を備えている。
本発明の一側面に係る半導体記憶装置によると、容量下部電極の下側に、熱伝導率が相対的に高い導電膜よりなる高熱伝導率膜を備えているため、容量素子を構成する強誘電体膜の結晶化のための熱処理の際に、高熱伝導率膜に熱が効率良く伝導することにより、その上に形成された強誘電体膜に熱が効率良く伝導される。つまり、同じ熱処理であっても、高熱伝導率膜を備えない場合に比べて、強誘電体膜に短時間で多くの熱を伝導させることができる。したがって、強誘電体膜の結晶化の熱処理温度を上昇させた場合には短時間の熱処理で大きな分極量を持つ強誘電体膜が実現されると共に、トランジスタの性能劣化を抑制することができる。また、これまでと同じ熱処理温度又は低い熱処理温度で結晶化を行った場合であっても、高熱伝導率膜を備えていない場合に比べてより大きな分極量を持つ強誘電体膜が実現されると共に、トランジスタの性能劣化を抑制することができる。その結果、既存のCMOSの製造プロセスの利用が容易となる。
本発明の一側面に係る半導体記憶装置において、高熱伝導率膜は、Cu、Au、Ag、又はCからなることが好ましい。
このようにすると、熱伝導率が相対的に高い高熱伝導率膜が実現される。
本発明の一側面に係る半導体記憶装置において、容量下部電極は、Pt、Ir、又はIrO2からなることが好ましい。
本発明の一側面に係る半導体記憶装置において、高熱伝導率膜は、強誘電体膜の下側を覆うように形成されていることが好ましい。
このようにすると、強誘電体膜の熱処理の際に、強誘電体膜の全体的により効率的に熱が伝導するため、より大きな分極量を持つ強誘電体膜が実現される。
本発明の一側面に係る半導体記憶装置において、容量下部電極の熱伝導率(λ1)及び膜厚(d1)と、高熱伝導率膜の熱伝導率(λ2)及び膜厚(d2)とは、下記[数3]
(但し、下側に前記高熱伝導率膜を備えない比較対象となる比較容量下部電極の熱伝導率をλ、膜厚をdとし、且つ、前記容量下部電極、前記高熱伝導率膜及び前記比較容量下部電極の各上面及び底面形状は互いに同じである。)
の関係を満たしていれば、平面型の強誘電体容量素子の場合に、高熱伝導率膜及び容量下部電極によって伝達される熱量は、高熱伝導率膜を備えていない場合の容量下部電極によって伝達される熱量よりも多くなる。このため、上記関係式を満たすように、高熱伝導率膜を備えた容量素子を形成することにより、高熱伝導率膜を備えないこれまでの容量素子に比べて、分極量がより大きな強誘電体膜を容量絶縁膜とする容量素子が実現される。
の関係を満たしていれば、平面型の強誘電体容量素子の場合に、高熱伝導率膜及び容量下部電極によって伝達される熱量は、高熱伝導率膜を備えていない場合の容量下部電極によって伝達される熱量よりも多くなる。このため、上記関係式を満たすように、高熱伝導率膜を備えた容量素子を形成することにより、高熱伝導率膜を備えないこれまでの容量素子に比べて、分極量がより大きな強誘電体膜を容量絶縁膜とする容量素子が実現される。
本発明の一側面に係る半導体記憶装置において、基板と高熱伝導率膜とは、コンタクトプラグを介して電気的に接続されていることが好ましい。
このようにすると、熱処理の際、基板からの熱伝導が支配的であるため、コンタクトプラグを介して高熱伝導率膜への熱伝導がより効率的に行われる。
本発明の一側面に係る半導体記憶装置の製造方法は、基板上に、熱伝導率が相対的に高い導電膜よりなる高熱伝導率膜を形成する工程と、高熱伝導率膜の上に、容量下部電極、強誘電体膜からなる容量絶縁膜、及び容量上部電極を順に形成する工程と、強誘電体膜を結晶化させる熱処理を行う工程とを備える。
本発明の一側面に係る半導体記憶装置の製造方法によると、容量下部電極の下側に、熱伝導率が相対的に高い導電膜からなる高熱伝導率膜の上に、容量下部電極、強誘電体膜からなる容量絶縁膜、及び容量上部電極を順に形成するため、強誘電体膜の結晶化のための熱処理の際に、高熱伝導率膜に熱が効率良く伝導することにより、その上に形成された強誘電体膜に熱が効率良く伝導される。つまり、同じ熱処理であっても、高熱伝導率膜を備えない場合に比べて、強誘電体膜に短時間で多くの熱を伝導させることができる。したがって、強誘電体膜の結晶化の熱処理温度を上昇させた場合には短時間の熱処理で大きな分極量を持つ強誘電体膜を実現できると共に、トランジスタの性能劣化を抑制することができる。また、これまでと同じ熱処理温度又は低い熱処理温度で結晶化を行った場合であっても、高熱伝導率膜を備えていない場合に比べてより大きな分極量を持つ強誘電体膜を実現できると共に、トランジスタの性能劣化を抑制することができる。その結果、既存のCMOSの製造プロセスの利用が容易となる。
本発明の一側面に係る半導体記憶装置の製造方法において、高熱伝導率膜は、Cu、Au、Ag、又はCからなることが好ましい。
このようにすると、熱伝導率が相対的に高い高熱伝導率膜を実現できる。
本発明の一側面に係る半導体記憶装置の製造方法において、容量下部電極は、Pt、Ir、又はIrO2からなることが好ましい。
本発明の一側面に係る半導体記憶装置の製造方法において、容量絶縁膜は、下側が高熱伝導率膜によって覆われるように形成されることが好ましい。
このようにすると、強誘電体膜の熱処理の際に、強誘電体膜の全体的により効率的に熱が伝導するため、より大きな分極量を持つ強誘電体膜を実現できる。
本発明の一側面に係る半導体記憶装置の製造方法において、熱処理を行う工程は、ホットウォール型の熱処理装置を用いて行うことが好ましい。
このように、ホットウォール型のアニール装置は枚様式であるため、一般の熱処理炉と比較して所望の温度に達する時間が一定となる。また、ホットウォール型のアニール装置は半導体基板を直接保持しているため、基板から強誘電体膜に熱伝導する。
本発明の一側面に係る半導体記憶装置の製造方法において、熱処理を行う工程は、基板上に容量上部電極を覆うように絶縁膜を形成した後に行うことが好ましい。
本発明の一側面に係る半導体記憶装置の製造方法において、熱処理を行う工程は、650℃以上であって且つ850℃以下の温度範囲で行う場合であっても、トランジスタの性能劣化を抑制し、既存のCMOSの製造の利用が可能になる。
本発明の一側面に係る半導体記憶装置の製造方法において、量下部電極の熱伝導率(λ1)及び膜厚(d1)と、高熱伝導率膜の熱伝導率(λ2)及び膜厚(d2)とは、下記[数4]
(但し、下側に前記高熱伝導率膜を備えない比較対象となる比較容量下部電極の熱伝導率をλ、膜厚をdとし、且つ、前記容量下部電極、前記高熱伝導率膜及び前記比較容量下部電極の各上面及び底面形状は互いに同じである。)
の関係を満たしていれば、平面型の強誘電体容量素子を形成する場合に、高熱伝導率膜及び容量下部電極によって伝達される熱量は、高熱伝導率膜を備えていない場合の容量下部電極によって伝達される熱量よりも多くなる。このため、上記関係式を満たすように、高熱伝導率膜を備えた容量素子を形成することにより、高熱伝導率膜を備えないこれまでの容量素子に比べて、分極量がより大きな強誘電体膜を容量絶縁膜とする容量素子を実現できる。
の関係を満たしていれば、平面型の強誘電体容量素子を形成する場合に、高熱伝導率膜及び容量下部電極によって伝達される熱量は、高熱伝導率膜を備えていない場合の容量下部電極によって伝達される熱量よりも多くなる。このため、上記関係式を満たすように、高熱伝導率膜を備えた容量素子を形成することにより、高熱伝導率膜を備えないこれまでの容量素子に比べて、分極量がより大きな強誘電体膜を容量絶縁膜とする容量素子を実現できる。
本発明の一側面に係る半導体記憶装置の製造方法において、高熱伝導率膜を形成する工程よりも前に、基板上の絶縁膜に、基板と電気的に接続するコンタクトプラグを形成する工程とをさらに備え、高熱伝導率膜を形成する工程は、コンタクトプラグと電気的に接続するように高熱伝導率膜を形成する工程を含むことが好ましい。
このようにすると、熱処理の際、基板からの熱伝導が支配的であるため、コンタクトプラグを介して高熱伝導率膜への熱伝導がより効率的に行われる。
以上のように、本発明によると、既存のCMOSの製造プロセスの利用が容易となり、且つ、強誘電体特性に優れたキャパシタを備えた誘電体メモリ及びその製造方法を実現することができる。
以下、本発明の一実施形態に係る半導体記憶装置の構造について、図1を参照しながら説明する。
図1は、本発明の一実施形態に係る半導体記憶装置の構造を示す要部断面図である。
図1に示すように、例えばシリコン(Si)からなる半導体基板1の主面には、例えばSTI(Shallow Trench Isolation)等からなる素子分離領域2によって区画された複数の素子形成領域が形成されている。各素子形成領域には、半導体基板1の上に、例えば酸化シリコンからなるゲート絶縁膜3aを介在させて、例えばポリシリコンからなるゲート電極3bが形成されている。ゲート電極3bの側面には、例えばシリコン窒化膜からなるサイドウォール3cが形成されている。半導体基板1におけるゲート電極3bの側方の領域には、浅いソースドレイン領域4aが形成されており、半導体基板1におけるサイドウォール3cの外側方の領域には、深いソースドレイン領域5aが形成されている。ソースドレイン領域は、浅いソースドレイン領域4aと深いソースドレイン領域5aとによって構成されている。
また、半導体基板1上の全面には、ゲート電極3b及びサイドウォール3cを覆うように、例えばBPSG(Boron−Phospho Silicate Glass)膜からなる第1の層間絶縁膜6が形成されている。第1の層間絶縁膜6には、ソースドレイン領域と電気的に接続する例えばタングステン(W)又はポリシリコンからなる第1のコンタクトプラグ7aが形成されている。第1の層間絶縁膜6の上には、第1のコンタクトプラグ7aに接続する例えばタングステンからなるビット線8が形成されており、ビット線8間には、例えばBPSG膜等からなる第2の層間絶縁膜9が形成されている。ビット線8及び第2の層間絶縁膜9の上には、例えばBPSG膜等からなる第3の層間絶縁膜10が形成されており、該第3の層間絶縁膜10の上には、例えばSiN、SiON、Al2O3、TiAlO、TaAlO、TiSiO、及びTaSiO等の群から選択されるいずれか1つの材料又は複数の材料からなる絶縁性の第1の水素バリア膜11が形成されている。
また、第1の水素バリア膜11、第3の層間絶縁膜10、第2の層間絶縁膜、及び第1の層間絶縁膜6には、ソースドレイン領域に到達する第2のコンタクトプラグ7bが形成されている。第1の水素バリア膜11の上には、下面が第2のコンタクトプラグ7bの上端と接続する例えば窒化チタンアルミニウムからなる酸素バリア膜12が形成されている。第1の水素バリア膜11の上には、酸素バリア膜12を覆うように、例えば酸化シリコンからなる第4の層間絶縁膜13が形成されており、該第4の層間絶縁膜13には、酸素バリア膜12の上部を露出する凹部13aが形成されている。
また、第4の層間絶縁膜13の凹部13aにおける壁部及び底部、並びに第4の層間絶縁膜13上の凹部13aの周縁部には、熱伝導率が相対的に高い導電膜よりなる高熱伝導率膜14が形成されている。ここで、高熱伝導率膜14は、例えばCu、Au、Ag、又はCからなる。高熱伝導率膜14の上には、例えばPt及びAuの積層膜又はAuの単層膜からなる下部電極15が形成されている。なお、高熱伝導率膜14は導電膜よりなるので、下部電極15と共に下部電極として機能する。
また、下部電極15の上には、例えばPbTiO3、Pb(Zr2Ti1−x)O3若しくはPbyLa1−y(ZrxTi1−x)O3等の鉛系ペロブスカイト型複合酸化物、BaxSr1−xTiO3等のバリウム系ペロブスカイト型複合酸化物、又は、SrBi2Ta2O9 若しくはBi4Ti3O12等のビスマス系層状複合化合物からなる容量絶縁膜16が形成されている。ここで、容量絶縁膜16は、その下部が高熱伝導率膜14によって覆われるように形成されていることが好ましい。容量絶縁膜16の上には、例えばPt等からなる上部電極17が形成されている。また、第4の層間絶縁膜13の上には、凹部13aの内部を含み、高熱伝導率膜14、下部電極15、容量絶縁膜16及び上部電極17を覆うように、例えば酸化シリコンからなる第5の層間絶縁膜18が形成されている。第5の層間絶縁膜18の上には、例えばSiN、SiON、Al2O3、TiAlO、TaAlO、TiSiO、及びTaSiO等の群から選択されるいずれか1つの材料又は複数の材料からなる絶縁性の第2の水素バリア膜19が形成されている。
以下に、本発明の一実施形態に係る半導体記憶装置の製造方法について、図2(a)及び(b)、並びに図3(a)及び(b)を参照しながら説明する。
図2(a)及び(b)、並びに図3(a)及び(b)は、本発明の一実施形態に係る半導体記憶装置の製造方法を工程順に示す要部断面図である。
まず、図3(a)に示すように、半導体基板1の主面に、例えばSTI(Shallow Trench Isolation)法等により素子分離領域2を選択的に形成することにより、半導体基板1の主面を複数の素子形成領域に区画する。続いて、半導体基板1の全面に、例えば酸化シリコンからなるゲート絶縁膜形成膜及びポリシリコン膜からなるゲート電極形成膜を順に堆積した後に、フォトリソグラフィ及びドライエッチング法を用いて選択的にエッチングすることにより、ゲート絶縁膜3a及びゲート電極3bを形成する。続いて、ゲート電極3bをマスクとしてイオン注入を行うことにより、半導体基板1におけるゲート電極3bの側方下の領域に浅いソースドレイン領域4aを形成する。続いて、半導体基板1の全面に、シリコン窒化膜を化学的気相堆積法(CVD:Chemical Vapor Deposition)法等により堆積した後、堆積したシリコン窒化膜に対して異方性エッチングを行い、ゲート電極3b及びゲート絶縁膜3aの側面にサイドウォール3cを形成する。続いて、半導体基板1におけるサイドウォール3cの外側方の領域に深いソースドレイン領域5aを形成する。ソースドレイン領域は、浅いソースドレイン領域4a及び深いソースドレイン領域5aとによって構成されている。
続いて、半導体基板1の全面に、ゲート電極3b及びサイドウォール3cを覆うように、例えばBPSG膜等からなる第1の層間絶縁膜6をCVD法により堆積した後に、該第1の層間絶縁膜6の表面を化学的機械研磨(CMP:Chemical Mechanical Polishing)法により平坦化する。続いて、リソグラフィ法及びドライエッチング法により、第1の層間絶縁膜6にソースドレイン領域を露出するコンタクトホールを形成した後に、CVD法及びエッチバック法、又はCVD法及びCMP法の組み合わせを用いて、下端がソースドレイン領域に接続する例えばタングステン(W)又はポリシリコンからなる第1のコンタクトプラグ7aを形成する。
続いて、第1の層間絶縁膜6の上に例えばタングステンからなるビット線8を形成した後に、CVD法により、ビット線8間に、例えばBPSG膜等からなる第2の層間絶縁膜9を形成する。続いて、ビット線8及び第2の層間絶縁膜9の上に、CVD法により、例えばBPSG膜等からなる第3の層間絶縁膜10を形成する。続いて、CVD法により、第3の層間絶縁膜10の上に、例えばSiN、SiON、Al2O3、TiAlO、TaAlO、TiSiO、及びTaSiO等の群から選択されるいずれか1つの材料又は複数の材料からなる絶縁性の第1の水素バリア膜11を形成する。
続いて、リソグラフィ法及びドライエッチング法により、第1の水素バリア膜11、第3の層間絶縁膜10、第2の層間絶縁膜9、及び第1の層間絶縁膜6に、ソースドレイン領域を開口するコンタクトホールを形成した後に、CVD法及びエッチバック法、又はCVD法及びCMP法の組み合わせを用いて、下端がソースドレイン領域に接続する例えばタングステン(W)又はポリシリコンからなる第2のコンタクトプラグ7bを形成する。
次に、図2(b)に示すように、スパッタ法又はCVD法により、第1の水素バリア膜11の上に、下面が第2のコンタクトプラグ7bの上端と接続する例えば窒化チタンアルミニウムからなる酸素バリア膜12を形成する。続いて、CVD法により、第1の水素バリア膜11の上に、酸素バリア膜12を覆うように、例えば酸化シリコンからなる第4の層間絶縁膜13を形成した後に、CMP法によってその表面を平坦化する。
次に、図3(a)に示すように、リソグラフィ法及びドライエッチング法により、第4の層間絶縁膜13に、酸素バリア膜12の上部を露出する凹部13aを形成する。続いて、スパッタ法により、凹部13aを含む第4の層間絶縁膜13の全面に熱伝導率が相対的に高い導電膜を堆積した後に、パターニングにより、第4の層間絶縁膜13の凹部13aにおける壁部及び底部、並びに第4の層間絶縁膜13上の凹部13aの周縁部に、熱伝導率が相対的に高い導電膜よりなる高熱伝導率膜14を形成する。ここで、高熱伝導率膜14は、例えばCu、Au、Ag、又はCからなる。続いて、スパッタ法により、高熱伝導率膜14の上に、例えば膜厚50〜100nmのPt及び膜厚50nmから300nmのの積層膜、又は膜厚50nmから300nmのAuの単層膜からなる下部電極形成膜を堆積した後にパターニングして下部電極15を形成する。なお、高熱伝導率膜14は導電膜よりなるので、下部電極15と共に下部電極として機能する。
続いて、有機金属分解(MOD)法、有機金属化学的気相堆積(MOCVD)法又はスパッタ法により、下部電極15、高熱伝導率膜14及び第4の層間絶縁膜13の上に、例えば例えばPbTiO3、Pb(Zr2Ti1−x)O3若しくはPbyLa1−y(ZrxTi1−x )O3等の鉛系ペロブスカイト型複合酸化物、BaxSr1−xTiO3 等のバリウム系ペロブスカイト型複合酸化物、又は、SrBi2Ta2O9若しくはBi4Ti3O12等のビスマス系層状複合化合物からなり、膜厚100〜200nmの容量絶縁膜形成膜を形成する。続いて、スパッタ法により、容量絶縁膜形成膜の上に、例えばPtからなる膜厚50〜200nmの上部電極形成膜を成膜する。
続いて、成膜された容量絶縁膜形成膜に対して、ホットウォール型のアニール装置を用いて、温度が650℃〜850℃の酸素雰囲気で時間30秒〜180秒の範囲にて熱処理を行う。このように、ホットウォール型のアニール装置を用いることにより、以下の効果が得られる。すなわち、ホットウォール型のアニール装置は枚様式であるため、一般の熱処理炉と比較して所望の温度に達する時間が一定である利点がある。例えば一般の熱処理炉では150枚を1バッチとして処理するためバッチの1枚目と150枚目では熱履歴が厳密に同一でない。このため、掛かる熱量を一定にできるホットウオール型のアニール装置が望ましい。また、ホットウォール型のアニール装置はシリコン基板を直接保持しているため、基板から強誘電体膜に熱伝導する。
続いて、リソグラフィ法及びドライエッチング法により、上部電極形成膜及び容量絶縁膜形成膜をパターニングして、上部電極形成膜から上部電極17を形成すると共に、容量絶縁膜形成膜から容量絶縁膜16を形成する。その後、CVD法により、凹部13aの内部を含む第4の層間絶縁膜13の上に、高熱伝導率膜14、下部電極15、容量絶縁膜16及び上部電極17を覆うように、例えば酸化シリコンからなる第5の層間絶縁膜18を形成した後に、CMP法によりその表面を平坦化する。続いて、CVD法により、第5の層間絶縁膜18の上に、例えばSiN、SiON、Al2O3、TiAlO、TaAlO、TiSiO、及びTaSiO等の群から選択されるいずれか1つの材料又は複数の材料からなる絶縁性の第2の水素バリア膜19を形成する。
なお、結晶化のための熱処理は、上部部電極形成膜の成膜後に行ったが、容量絶縁膜形成膜の成膜直後でもよいし、パターニングして上部電極17を形成した後でもよいし、さらには、上部電極17を覆う上層の絶縁膜(図示せず)を形成した後に行ってもよい。パターニングして上部電極17を形成した後に熱処理を行う場合には、高熱伝導率膜14の効果を効率良く利用するために、容量絶縁膜16は、その下部が高熱伝導率膜14によって覆われるように形成されていることが好ましい。
ここで、シリコンからなる半導体基板1からの熱伝導が支配的である仮定した場合、下部電極15の熱伝導率(λ1)及び膜厚(d1)と、高熱伝導率膜14の熱伝導率(λ2)及び膜厚(d2)との関係は、下側に高熱伝導率膜を備えない比較対象となる下部電極(比較容量下部電極)の熱伝導率(λ)及び膜厚(d)を用いて表すことができることについて説明する。
まず、図4(a)及び(b)に示すように、強誘電体膜よりなる容量絶縁膜41の下側に下部電極40(膜厚l、熱伝導率λ)のみが存在する場合について、容量絶縁膜41に対する熱処理を実施したときに下部電極40を通過して容量絶縁膜41に伝導する熱量を計算する。但し、下部電極40及び容量絶縁膜41の各上面及び底面形状(面積S)は互いに同じとする。
この場合、下部電極40の下面の温度T1、下部電極40と容量絶縁膜41との界面の温度T2とした場合に、T1>T2のとき、面積Sを通過して時間tの間に運ばれる熱量Q1は、下記[数5]として表すことができる。
単位時間及び単位時間当たりに換算すると、この[数5]は下記[数6]として表すことができる。
一方、図4(c)及び(d)に示すように、強誘電体膜よりなる容量絶縁膜41(図4(a)と同じ)の下側に下部電極40b(膜厚d2、熱伝導率λ2)及び高熱伝導率膜40a(膜厚d1、熱伝導率λ1)が存在する場合について、容量絶縁膜41に対する熱処理を実施したときに下部電極40を通過して容量絶縁膜41に伝導する熱量を計算する。但し、高熱伝導率膜40a、下部電極40b及び容量絶縁膜41の各上面及び底面形状(面積S)は互いに同じとする。
この場合、高熱伝導率膜40aの下面の温度T1、高熱伝導率膜40aと下部電極40bとの界面の温度T、下部電極40bと容量絶縁膜41との界面の温度T2とした場合に、T1>T2のとき、面積Sを通過して時間tの間に運ばれる熱量Q2は、下記[数7]として表すことができる。
単位面積及び単位時間当たりに換算すると、この[数7]は下記[数8]として表すことができる。
ここで、上述した容量絶縁膜41の下側を単層とした場合における容量絶縁膜41に運ばれる熱量Q1と、容量絶縁膜41の下側に下部電極40bを介して高熱伝導率膜40aを設けて積層とした場合における容量絶縁膜41に運ばれる熱量Q2とを比較し、Q1<Q2が成立する条件は、単位面積及び単位時間当たりで計算すると、
q1<q2
の関係に、下記[数9]に示すように、上記[数6]及び[数8]を代入し、整理すると、以下の[数10]の関係式が得られる。
q1<q2
の関係に、下記[数9]に示すように、上記[数6]及び[数8]を代入し、整理すると、以下の[数10]の関係式が得られる。
このように、容量絶縁膜41の下側に下部電極40bを介して高熱伝導率膜40aを設けた積層構造とする場合、容量絶縁膜41の下側に下部電極40(膜厚l、熱伝導率λ)の単層構造とした場合に対して、上記[数10]の関係式を満たす膜厚(d1、d2)及び熱伝導率膜(λ1、λ2)を有する材料を下部電極40b及び高熱伝導率膜40aとして選択すればよい。
例えば、図4(a)の構造において、下部電極40として膜厚100nmのPt膜を用いた場合における容量絶縁膜41に伝導する熱量は、図4(c)の構造において、下部電極40bとして膜厚50nmのPt膜を用い且つ高熱伝導率膜40aとして膜厚89nmのAu膜を用いた場合における容量絶縁膜41に伝導する熱量とほぼ等しい。このため、高熱伝導率膜40aを用いる場合に、例えば膜厚50nmのPt膜からなる下部電極40bと膜厚50nmのAu膜からなる高熱伝導率膜40aとの積層にして合計100nmにすれば、膜厚100nmのPt膜からなる下部電極40の単層構造の場合と比較して断面形状はほぼ同一であるにもかかわらず熱伝導率の効率は1.8倍になる。
したがって、本発明の一実施形態に係る半導体記憶装置のように、下部電極として機能する膜として、下部電極15と高熱伝導率膜14との積層構造とすることにより(例えば図1参照)、同じ膜厚の単層の下部電極の構造に対して、熱伝導率を向上させることができる。また、一般に、立体型のキャパシタ構造を採用する場合には、下部電極を薄膜化すると、例えば立体型のキャパシタ構造の凹部の底部の角部で被覆率が低下して断線する等の不具合が発生する一方で、下部電極を厚膜化にすると、例えば立体型のキャパシタ構造の凹部内の空間が狭まって、強誘電体膜からなる容量絶縁膜及び上部電極の被覆率が低下して断線する等の不具合が発生する。このため、本発明の一実施形態に係る半導体記憶装置が採用する構造では、下部電極として機能する膜厚は変更することなく、強誘電体膜に伝わる熱量を増大させることができるので、立体型のキャパシタ構造にとり効果的である。なお、立体型のキャパシタ構造を備えた半導体記憶装置である場合について説明したが、平面型のキャパシタ構造を備えた半導体記憶装置であってもよい。
以上説明したように、本発明の一側面に係る半導体記憶装置及びその製造方法によると、下部電極15の下側に、熱伝導率が相対的に高い導電膜よりなる高熱伝導率膜14を備えているため、容量素子を構成する強誘電体膜の結晶化のための熱処理の際に、高熱伝導率膜14に熱が効率良く伝導することにより、その上に形成された強誘電体膜に熱が効率良く伝導される。つまり、同じ熱処理であっても、高熱伝導率膜15を備えない場合に比べて、強誘電体膜に短時間で多くの熱を伝導させることができる。したがって、強誘電体膜の結晶化の熱処理温度を上昇させた場合には短時間の熱処理で大きな分極量を持つ強誘電体膜が実現されると共に、トランジスタの性能劣化を抑制することができる。また、これまでと同じ熱処理温度又は低い熱処理温度で結晶化を行った場合であっても、高熱伝導率膜を備えていない場合に比べてより大きな分極量を持つ強誘電体膜が実現されると共に、トランジスタの性能劣化を抑制することができる。その結果、既存のCMOSの製造プロセスの利用が容易となる。
なお、上述した本発明の一実施形態に係る半導体装置及びその製造方法において、図示していないが、上部電極17とビット線8等に用いる引き出し配線との接続構造については、上部電極17へのコンタクト形成に関して、第2の水素バリア膜19にコンタクトホールを開口して上方から配線に接続する構造でも構わないが、例えば特開2002-198494に示すように、下部電極15、コンタクトプラグ、及び半導体基板1におけるソースドレイン領域を介して、下方から配線に接続する構造にすることが望ましい。また、強誘電体キャパシタの上部を覆うように水素バリア膜を配置する場合には、強誘電体キャパシタの上に水素バリア膜を直接形成するのではなく、例えば特開2003−68987に示すように、強誘電体キャパシタと水素バリア膜との間に層間絶縁膜を介在させて、水素バリア膜の結晶性及び緻密性を阻害させない構造とすることが望ましい。
本発明は、既存のCMOSの製造プロセスの利用が容易となり、且つ、強誘電体特性に優れたキャパシタを備えた誘電体メモリ及びその製造方法にとって有用である。
1 半導体基板
2 素子分離領域
3a ゲート絶縁膜
3b ゲート電極
3c サイドウォール
4a 浅いソースドレイン領域
5a 深いソースドレイン領域
6 第1の層間絶縁膜
7 第1のコンタクトプラグ
8 ビット線
9 第2の層間絶縁膜
10 第3の層間絶縁膜
11 第1の水素バリア膜
12 酸素バリア膜
13 第4の層間絶縁膜
14 高熱伝導率膜
15 下部電極
16 容量絶縁膜
17 上部電極
18 第5の層間絶縁膜
19 第2の水素バリア膜
2 素子分離領域
3a ゲート絶縁膜
3b ゲート電極
3c サイドウォール
4a 浅いソースドレイン領域
5a 深いソースドレイン領域
6 第1の層間絶縁膜
7 第1のコンタクトプラグ
8 ビット線
9 第2の層間絶縁膜
10 第3の層間絶縁膜
11 第1の水素バリア膜
12 酸素バリア膜
13 第4の層間絶縁膜
14 高熱伝導率膜
15 下部電極
16 容量絶縁膜
17 上部電極
18 第5の層間絶縁膜
19 第2の水素バリア膜
Claims (15)
- 容量下部電極、強誘電体膜からなる容量絶縁膜、及び容量上部電極によって構成される容量素子を備えた半導体記憶装置において、
前記容量下部電極の下側に、熱伝導率が相対的に高い導電膜よりなる高熱伝導率膜を備えていることを特徴とする半導体記憶装置。 - 前記高熱伝導率膜は、Cu、Au、Ag、又はCからなることを特徴とする請求項1に記載の半導体記憶装置。
- 前記容量下部電極は、Pt、Ir、又はIrO2からなることを特徴とする請求項1に記載の半導体記憶装置。
- 前記高熱伝導率膜は、前記強誘電体膜の下側を覆うように形成されていることを特徴とする請求項1に記載の半導体記憶装置。
- 前記基板と前記高熱伝導率膜とは、コンタクトプラグを介して電気的に接続されていることを特徴とする請求項1に記載の半導体記憶装置。
- 基板上に、熱伝導率が相対的に高い導電膜からなる高熱伝導率膜を形成する工程と、
前記高熱伝導率膜の上に、容量下部電極、強誘電体膜からなる容量絶縁膜、及び容量上部電極を順に形成する工程と、
前記強誘電体膜を結晶化させる熱処理を行う工程とを備えることを特徴とする半導体記憶装置の製造方法。 - 前記高熱伝導率膜は、Cu、Au、Ag、又はCからなることを特徴とする請求項7に記載の半導体記憶装置の製造方法。
- 前記容量下部電極は、Pt、Ir、又はIrO2からなることを特徴とする請求項7に記載の半導体記憶装置の製造方法。
- 前記容量絶縁膜は、下側が前記高熱伝導率膜によって覆われるように形成されることを特徴とする請求項7に記載の半導体記憶装置の製造方法。
- 前記熱処理を行う工程は、ホットウォール型の熱処理装置を用いて行うことを特徴とする請求項7に記載の半導体装置の製造方法。
- 前記熱処理を行う工程は、前記基板上に前記容量上部電極を覆うように絶縁膜を形成した後に行うことを特徴とする請求項7に記載の半導体記憶装置の製造方法。
- 前記熱処理を行う工程は、650℃以上であって且つ850℃以下の温度範囲で行うことを特徴とする請求項7に記載の半導体記憶装置の製造方法。
- 前記高熱伝導率膜を形成する工程よりも前に、前記基板上の絶縁膜に、前記基板と電気的に接続するコンタクトプラグを形成する工程とをさらに備え、
前記高熱伝導率膜を形成する工程は、前記コンタクトプラグと電気的に接続するように前記高熱伝導率膜を形成する工程を含むことを特徴とする請求項7に記載の半導体記憶装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006238711A JP2008060503A (ja) | 2006-09-04 | 2006-09-04 | 半導体記憶装置及びその製造方法 |
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JP2006238711A JP2008060503A (ja) | 2006-09-04 | 2006-09-04 | 半導体記憶装置及びその製造方法 |
Publications (1)
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JP2008060503A true JP2008060503A (ja) | 2008-03-13 |
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ID=39242856
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JP2006238711A Pending JP2008060503A (ja) | 2006-09-04 | 2006-09-04 | 半導体記憶装置及びその製造方法 |
Country Status (1)
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JP (1) | JP2008060503A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009249670A (ja) * | 2008-04-03 | 2009-10-29 | Ulvac Japan Ltd | 貴金属膜の成膜装置及び貴金属膜の成膜方法 |
-
2006
- 2006-09-04 JP JP2006238711A patent/JP2008060503A/ja active Pending
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