JP4659772B2 - 半導体素子の製造方法 - Google Patents
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Description
この発明は、高誘電体膜を用いたキャパシタの製法に特徴を有した半導体素子の製造方法に関する。
ＤＲＡＭなどの半導体素子の高集積化や高密度化を、何らの工夫もせずに行うと、該素子に具わるメモリセルのキャパシタ容量が急減する。キャパシタ容量が減ると、半導体素子の信頼性が低下する。これを改善するには、キャパシタ表面積の拡大化や、高比誘電率を有する誘電体膜（以下、高誘電体膜）をキャパシタ誘電体膜として用いる方法がある。なお、ここでいう高誘電体膜とは、例えば、五酸化二タンタル（Ｔａ2Ｏ5）、ジルコン酸チタン酸鉛（ＰＺＴ）またはチタン酸バリウムストロンチウム（ＢＳＴ）等の膜である。
キャパシタ表面積の拡大化がＤＲＡＭを微細化する流れに逆行するのに対し、高誘電体膜の使用は、キャパシタ構造を簡単にすると共に必要容量の確保もできる。
しかし、高誘電体膜を用いているキャパシタの電極、特に下部電極を、従来からキャパシタ用電極として用いられていたポリシリコン電極で構成すると、製造工程中の熱によって、高誘電体膜とポリシリコン電極との界面に、ＳｉＯ2膜が生じてしまう。ＳｉＯ2膜は上記高誘電体膜に比べて比誘電率が低い。そのため、キャパシタ容量が低下するので、高誘電体膜を用いるメリットが薄れてしまう。
そこで、キャパシタ誘電体膜として高誘電体膜を用いる場合の下部電極を、白金（Ｐｔ）またはルテニウム（Ｒｕ）など、白金族から選ばれた金属膜で構成する研究がなされている（例えば非特許文献１）。それは、白金族が、ポリシリコンに比べて、物理的、化学的に安定なためであった。また、特にルテニウムは、白金族の他の金属に比べて、パターニングが容易であるという利点を有している。
Y.Nishioka et.al."Giga-bit Scale DRAM Cell with New Simple Ru/(Ba,Sr)TiO3/Ru Stacked Capacitors Using X-ray Lithography"IEDM95,1995, PP.903〜906
Y.Nishioka et.al."Giga-bit Scale DRAM Cell with New Simple Ru/(Ba,Sr)TiO3/Ru Stacked Capacitors Using X-ray Lithography"IEDM95,1995, PP.903〜906
高誘電体膜を用いたキャパシタを具える半導体素子を製造する従来の方法は、次のようなものであった。図５はその説明のための工程図である。半導体素子の断面図によって示した工程図である。ただし、切り口に着目して示してある。然も、層間絶縁膜１１までの形成が済んだ状態から示してあり、半導体基板などの図示は省略してある。
層間絶縁膜１１の所定の場所にスルーホール１１ａが形成されている。このスルーホール１１ａ内に、下層の構成成分（例えばソース・ドレイン領域。図示せず）と、後に形成されるキャパシタとを接続するための配線（スルーホール内配線）１３が、形成される。次に、層間絶縁膜１１上であってキャパシタ形成予定部分上に、キャパシタ用の下部電極（ストレージノードとも称される）として、白金族の金属膜１５が形成される（図５（Ａ））。
次に、この金属膜１５上に高誘電体膜１７が形成される（図５（Ｂ））。高誘電体膜１７の形成が済むと、この試料に対し、ポストアニールと称される熱処理が行われる。
このポストアニールは、主に、（ｉ）高誘電体膜中の不純物を除去するためと、（ｉｉ）高誘電体膜が酸素欠損の状態になり易いのでこの酸素を補うためと、（ｉｉｉ）高誘電体膜を結晶化させて高誘電体膜の比誘電率をより高めるために行われる。
このポストアニールは、上記の酸素欠損を補う等の意味から、酸素雰囲気中で行われる。然も、上記の結晶化を図る意味から、７００℃程度の温度で行われる。
このポストアニールを終えた後、この高誘電体膜１７上に上部電極１９が形成されて、キャパシタ２１が完成する（図５（Ｃ））。
しかしながら、この出願に係る発明者の研究によれば、上述した従来の半導体素子の構造および製造方法であると、製造途中において下部電極１５が下地としての層間絶縁膜１１から剥がれてしまう現象（以下、下部電極の剥がれともいう。）が生じ易いことが、明らかになった（後の第１比較例および第２比較例参照）。下部電極１５の剥がれが生じる原因は、明確ではないが、以下の様なことと推定される。
この出願に係る発明者は、層間絶縁膜としてＳｉＯ2膜を用い、下部電極としてルテニウムを用い、高誘電体膜としてＴａ2Ｏ5を用いて、上述の従来の製造方法により、キャパシタを製造した。
すると、層間絶縁膜と下部電極との界面にＲｕＯ2膜が形成される場合があることが判った。このＲｕＯ2膜は、高誘電体膜の形成工程やその後の各種の工程で試料になされる熱処理（上記のポストアニールも含む）が原因で生じると考えられる。また、Ｒｕ膜では、これに酸化性の雰囲気で熱が加わると、５００℃程度の温度でＲｕの凝集が起こる場合があることも判った。
ＲｕＯ2膜は、Ｒｕ膜に比べて応力が大きい膜である。また、Ｒｕの凝集が起こるとこれによってもＲｕ膜に応力が生じる。したがって、ＲｕＯ2膜の発生および又はＲｕの凝集が起こると、下部電極の剥がれが生じると推定される。
下部電極の剥がれが生じては、所望の半導体素子を製造できない。また、下部電極の剥がれは、製品化された半導体素子でも生じる危険がある。
したがって、白金族から選ばれた金属膜で下部電極が構成され、かつ、キャパシタ誘電体膜が高誘電体膜で構成されているキャパシタを、下地上に具える半導体素子を製造するに当たり、下部電極の剥がれが従来に比べて起こりにくい製造方法が望まれる。
また、より好ましくは、下部電極の剥がれが起こりにくく、然も、キャパシタのリーク電流が小さくかつ高誘電体膜の結晶化が図れる製造方法が望まれる。
そこでこの出願の半導体素子の製造方法では、シリコン酸化膜からなる層間絶縁膜としての下地上にシリコン窒化膜を形成する第１工程と、シリコン窒化膜上に、白金族から選ばれた金属を含む下部電極を形成する第２工程と、シリコン窒化膜及び下部電極を窒素雰囲気中で６００〜７５０℃の温度で熱処理する第３工程と、下部電極上に、高誘電体膜により構成されるキャパシタ誘電体膜を形成する第４工程と、高誘電体膜中の不純物を除去するため、および、酸素欠損を補うための酸素雰囲気中で４５０〜６００℃の範囲の温度での熱処理を行う第５工程と、非酸化性雰囲気中で高誘電体膜を結晶化させる７００℃の温度の熱処理を行う第６工程と、キャパシタ誘電体膜上に上部電極を形成する第７工程と、を有し、高誘電体膜が、五酸化二タンタル（Ｔａ2Ｏ5）、ジルコン酸チタン酸鉛（ＰＺＴ）およびチタン酸バリウムストロンチウム（ＢＳＴ）のいずれかを含むとともに、第５及び第６工程は任意の順番で行われることを特徴とする方法を主張する。
そのため、この製造方法の場合によれば、従来の製造方法に比べて、下部電極の剥がれが生じにくくなる。
なお、上述した製造方法の発明を実施するに当たり、高誘電体膜を形成した後であってキャパシタ用上部電極を形成する前に、該試料に対し、高誘電体膜中の不純物を除去するため、および、酸素欠損を補うための酸素雰囲気中での熱処理と、高誘電体膜を結晶化させる温度のかつ非酸化性雰囲気中での熱処理とを行うのが、好適である。すなわち、ポストアニールを２種類の熱処理で行うのが好適である。ただし、これら２種類の熱処理の順番は任意とできる。
この酸素雰囲気での熱処理温度は、高誘電体膜中の不純物を除去でき、かつ、酸素欠損を補うことができる温度で良い。そのため、高誘電体膜を結晶化させる温度よりかなり低い温度とできる。これに限られないが、６００℃以下、例えば、４５０℃〜６００℃の範囲から選ばれる温度とすることができる。
一方、高誘電体膜を結晶化させる温度は、用いる高誘電体に応じ設定されるが、比較的高温である。これに限られないが、少なくとも６７０℃、好ましくは、少なくとも７００℃とする。
酸素欠損を補うため、および、不純物を除去するための熱処理と、高誘電体膜を結晶化するための熱処理とを１つの工程で済まそうとすると、前者は酸素雰囲気が必須であり、後者は、高温が必要であるため、酸素雰囲気かつ高温という熱処理条件が必要になる。すると、下部電極の剥がれを誘発する危険が増す。
これに対し、この好適例のように、酸素欠損を補うため、および、不純物を除去するための熱処理と、高誘電体膜を結晶化するための熱処理とを分けて行うと、酸素雰囲気での熱処理温度を低くできる。そのため、下部電極の剥がれを誘発する恐れを低減しつつ、不純物を除去すること、酸素欠損を補うことおよび高誘電体膜の結晶化を、それぞれ行える。
不純物除去と、酸素欠損を補えると、キャパシタのリーク電流を低減できる。また、高誘電体膜の結晶化が図れると、高誘電体膜の比誘電率を高めることができるので、キャパシタの容量を増加させることができる。したがって、この好適例によれば、下部電極の剥がれがなく、しかも、より特性の優れた半導体素子を製造できる。
なお、高誘電体膜を配向させて結晶化させると、比誘電率が高まる点については、例えばこの出願の発明者に係る文献２（Extended Abstracts of the 1997 International Conference on Solid State Devices and Materials,1997,pp.36-37）の特に第３６頁右欄第２段落およびＦｉｇ．４に記載されている。
上述した説明から明らかなように、この発明の半導体素子の製造方法によれば、従来の製造方法に比べて、下部電極の剥がれをより高温度まで生じにくくできる。
以下、図面を参照してこの出願の半導体素子の製造方法の実施の形態について説明する。なお、説明に用いる各図はこの発明を理解できる程度に各構成成分の寸法、形状および配置関係を概略的に示してあるにすぎない。また、各図において同様な構成成分については同一の番号を付して示し、その重複する説明を省略することもある。また、以下の説明中で述べる膜厚、温度および時間などの数値的条件は、この発明の範囲内の一例にすぎない。
１．第１の参考例
まず、下地１１と下部電極１５との間に、シリコン窒化膜（Ｓｉ3Ｎ4）３１を具えた半導体素子およびその製造方法について説明する。
まず、下地１１と下部電極１５との間に、シリコン窒化膜（Ｓｉ3Ｎ4）３１を具えた半導体素子およびその製造方法について説明する。
図１はそのための説明図である。この第１の参考例の半導体素子を製造する工程中の主な工程での試料の様子を、断面図（切り口に着目した断面図）によって示した工程図である。ただし、層間絶縁膜１１の形成が済んだ状態から示してあり、半導体基板の図示などは省略してある。
先ず、図１（Ａ）に示したように、層間絶縁膜１１上にシリコン窒化膜３１を形成する。この参考例の場合、層間絶縁膜１１が、下地に相当する。
この層間絶縁膜１１は、従来同様、シリコン酸化膜で構成できる。また、シリコン窒化膜３１は、ＣＶＤ法など、任意好適な方法で形成できる。このシリコン窒化膜３１の厚さは、これに限られないが、例えば、１００〜２００ｎｍとできる。
次に、層間絶縁膜１１およびシリコン窒化膜３１に、スルーホール１１ａを、公知のリソグラフィ技術およびエッチング技術により形成する。
次に、このスルーホール１１ａ内に、下層の構成成分（図示せず）と、後に形成されるキャパシタとを接続するための配線１３を、形成する。この配線１３は任意好適な材料で構成できる。例えばポリシリコンまたは高融点金属などを用いることができる。
次に、図１（Ｂ）に示したように、シリコン窒化膜３１上であってキャパシタ形成予定部分上に、白金族の金属膜からなる下部電極１５（ストレージノードとも称される）を、形成する。
白金族の金属膜として、例えば、白金膜またはルテニウム膜を用いる。特にルテニウムは、白金族の金属の中でも、電極形状を得るためのパターニングが行い易いので、下部電極１５を構成する材料として好ましい。この下部電極１５は、例えば、スパッタ法等の好適な成膜方法と、リソグラフィ技術と、エッチング技術とにより形成できる。
なお、図１（Ｂ）の例の場合、シリコン窒化膜３１の方が下部電極１５より広い面積で形成してある。しかし、両者がほぼ同じ面積および平面形状となる場合があっても良い。
次に、高誘電体膜１７を所定の膜厚に形成する。この所定の膜厚は、キャパシタに要求される容量などを考慮して決められる。
高誘電体膜１７としては、例えば、五酸化二タンタル（Ｔａ2Ｏ5）、ジルコン酸チタン酸鉛（ＰＺＴ）またはチタン酸バリウムストロンチウム（ＢＳＴ）またはＢｉＴｉＯ3など、任意好適な高誘電体膜を用いることができる。
高誘電体膜１７は、その膜に適した任意好適な成膜方法により形成する。高誘電体膜１７として、例えばＴａ2Ｏ5膜を用いる場合であれば、該膜は、例えば、Ｔａ（ＯＣ2Ｈ5）5および酸素を原料とする低圧ＣＶＤ法（ＬＰ−ＣＶＤ法）により形成することができる。
高誘電体膜１７を形成し終えた試料に対し、ポストアニールを行うのが良い。このポストアニールの目的は、従来と同じである。すなわち、高誘電体膜中の不純物を除去すること、高誘電体膜の酸素欠損を補うこと、および、高誘電体膜の結晶化を図ること等である。
従来はこのポストアニールは、酸素雰囲気でかつ７００℃程度の温度で行われていた。しかし、この第１の参考例では、ポストアニールを、酸素雰囲気での比較的低温での熱処理と、非酸化性雰囲気でのかつ高誘電体膜１７を結晶化できる温度での熱処理とに分けて行う。すなわち、ポストアニールを２段階で行う。
この酸素雰囲気での熱処理は、高誘電体膜中の不純物を除去するため、および、酸素欠損を補うための熱処理であるので、例えば４５０〜６００℃の範囲から選ばれた温度で行う。一方、非酸化性雰囲気での熱処理は、その目的から例えば７００℃程度の温度で行う。
この酸素雰囲気とは、例えば、大気雰囲気、大気雰囲気に比べて酸素および又はオゾンなど酸化力の強いガスを豊富に含む雰囲気（実質的に酸素やオゾンに置換されている雰囲気も含む）をいう。また、非酸化性雰囲気とは、酸素やオゾンを積極的に除去した雰囲気であれば、特に限定されない。例えば、窒素雰囲気または不活性ガス雰囲気で良い。また、熱処理は、アニール炉を用いて行っても良いし、または、ランプ加熱などの急速加熱法で行っても良い（以下の種々の熱処理において同じ。）。
次に、図１（Ｃ）に示したように、上部電極１９を形成する。この上部電極１９は、任意好適な材料で構成できる。例えば、ポリシリコンまたはアルミニウムまたは高融点金属または高融点金属の窒化物で構成できる。または、白金族の金属例えば下部電極と同様な金属で構成しても良い。このようにして、下地１１上にキャパシタ２１を形成することができる。
この半導体素子では、下地としての層間絶縁膜１１と下部電極１５との間にシリコン窒化膜３１を具えるので、下地１１上に下部電極１５を直接設けた従来構造に比べて、下部電極１５の剥がれが生じにくい。この効果について実験により確認した結果は、後の実験例の項において説明する。
然も、ポストアニールを上記のごとく２段階で行うと、従来の方法でポストアニールをした場合に比べて、半導体素子の特性向上（リーク電流の減少等）が図れる。この効果について実験により確認した結果を、後の実験例の項において説明する。
２．実施の形態
次に、下地１１と下部電極１５との間に、該金属膜とシリコンとのシリサイド膜４１ｘを具えた半導体素子およびその製造方法について説明する。図２はそのための説明図であり、図１と同様に示した工程図である。
次に、下地１１と下部電極１５との間に、該金属膜とシリコンとのシリサイド膜４１ｘを具えた半導体素子およびその製造方法について説明する。図２はそのための説明図であり、図１と同様に示した工程図である。
先ず、図２（Ａ）に示したように、層間絶縁膜１１に、スルーホール１１ａを、公知のリソグラフィ技術およびエッチング技術により形成する。この層間絶縁膜１１は、従来同様、シリコン酸化膜で構成できる。尚、この実施の形態の場合、層間絶縁膜１１が、下地に相当する。
次に、このスルーホール１１ａ内に、下層の構成成分（図示せず）と、後に形成されるキャパシタとを接続するための配線１３を、形成する。
次に、層間絶縁膜１１上であってキャパシタ形成予定部分上に、ポリシリコン膜と、下部電極形成用の膜として白金族の金属膜とをこの順に形成する（図示せず）。そして、これら膜を下部電極１５の形状にパターニングする。これにより、ポリシリコン膜のパターニングされた部分４１ａと下部電極１５とが積層された構造が得られる。
白金族の金属膜として、例えば、白金膜またはルテニウム膜を用いる。特にルテニウムは、白金族の金属の中でも、電極形状を得るためのパターニングが行い易いので、下部電極１５を構成する材料として好ましい。
次に、この試料に対し、非酸化性の雰囲気中で熱処理をする。この熱処理は、下部電極１５とポリシリコン膜４１ａとが反応して、これら界面にシリサイドを形成できる温度で行う。これに限られないが、４００〜７５０℃の範囲から選ばれる温度で行う。また、非酸化性の雰囲気として、例えば窒素雰囲気を用いる。
この熱処理により、下部電極１５と下地１１との間にシリサイド膜４１ｘが介在する構造が得られる（図２（Ｃ））。
このシリサイド膜４１ｘは、下地１１と下部電極１５との反応を防ぐと考えられる。従って、下部電極１５としてルテニウム膜を用いた場合に従来生じていたＲｕＯ2膜は、この発明では生じない。また、従来問題としたＲｕの凝集が起きても、それによる応力をこのシリサイド膜が吸収すると考えられる。これらのため、下地１１と下部電極１５との間にシリコン窒化膜３１を設けた第１の参考例と同様に、下部電極の剥がれを従来より軽減できると考えられる。
次に、高誘電体膜１７を所定の膜厚に形成する（図２（Ｃ））。高誘電体膜１７は、その膜に適した任意好適な成膜方法により形成する。高誘電体膜１７として、例えばＴａ2Ｏ5膜を用いる場合であれば、該膜は、例えば、Ｔａ（ＯＣ2Ｈ5）5および酸素を原料とする低圧ＣＶＤ法（ＬＰ−ＣＶＤ法）により形成することができる。
高誘電体膜１７としては、五酸化二タンタル（Ｔａ2Ｏ5）の他に、例えば、ジルコン酸チタン酸鉛（ＰＺＴ）またはチタン酸バリウムストロンチウム（ＢＳＴ）またはＢｉＴｉＯ3など、任意好適な高誘電体膜を用いることができる。
高誘電体膜１７を形成し終えた試料に対し、ポストアニールを行うのが良い。このポストアニールの目的は、従来と同じである。すなわち、高誘電体膜中の不純物を除去すること、高誘電体膜の酸素欠損を補うこと、および、高誘電体膜の結晶化を図ること等である。
従来はこのポストアニールは、酸素雰囲気でかつ７００℃程度の温度で行われていた。しかし、この実施の形態では、ポストアニールを、酸素雰囲気での比較的低温での熱処理と、非酸化性雰囲気でのかつ高誘電体膜１７を結晶化できる温度での熱処理とに分けて行う。すなわち、ポストアニールを２段階で行う。
この酸素雰囲気での熱処理は、高誘電体膜中の不純物を除去するため、および、酸素欠損を補うための熱処理であるので、例えば４５０〜６００℃の範囲から選ばれた温度で行う。一方、非酸化性雰囲気での熱処理は、その目的から例えば７００℃程度の温度で行う。
この酸素雰囲気とは、例えば、大気雰囲気、大気雰囲気に比べて酸素および又はオゾンなど酸化力の強いガスを豊富に含む雰囲気（実質的に酸素やオゾンに置換されている雰囲気も含む）をいう。また、非酸化性雰囲気とは、酸素やオゾンを積極的に除去した雰囲気であれば、特に限定されない。例えば、窒素雰囲気または不活性ガス雰囲気で良い。また、熱処理は、アニール炉を用いて行っても良いし、または、ランプ加熱などの急速加熱法で行っても良い（以下の種々の熱処理において同じ。）。
次に、図２（Ｄ）に示したように、上部電極１９を形成する。
３．第２の参考例
次に、下地１１上にシリコン窒化膜３１を形成し、このシリコン窒化膜３１上に下部電極１５を形成し、該下部電極１５を非酸化性雰囲気で熱処理した後に高誘電体膜１７を形成する手順をとる製造方法について説明する。図３はそのための説明図であり、図１と同様に示した工程図である。
次に、下地１１上にシリコン窒化膜３１を形成し、このシリコン窒化膜３１上に下部電極１５を形成し、該下部電極１５を非酸化性雰囲気で熱処理した後に高誘電体膜１７を形成する手順をとる製造方法について説明する。図３はそのための説明図であり、図１と同様に示した工程図である。
先ず、第１の参考例と同様に、層間絶縁膜１１上にシリコン窒化膜３１を形成し、さらに、これら層間絶縁膜１１およびシリコン窒化膜３１にスルーホール１１ａを形成し、このスルーホール１１ａ内に配線１３を形成する。さらに、シリコン窒化膜３１上に、下部電極１５を形成する（図３（Ａ））。
次に、この試料に対し非酸化性雰囲気で熱処理Ｈをする。この熱処理は、下部電極１５を焼きしめることができる温度で行う。これに限られないが、例えば、６００〜７５０℃の範囲から選ばれた温度で行う。非酸化性雰囲気として例えば窒素雰囲気を用いる。
次に、高誘電体膜１７を所定の膜厚に形成する（図３（Ｂ））。さらに、第１の参考例にて説明した２段階の熱処理によるポストアニールをする。次に、図３（Ｃ）に示したように、上部電極１９を形成する。このようにして、下地１１上にキャパシタ２１を形成することができる。
この半導体素子の製造方法によれば、下地１１上にシリコン窒化膜３１を形成し、このシリコン窒化膜３１上に下部電極１５を形成し、そして、該下部電極１５を非酸化性雰囲気で熱処理する工程を含む。そのため、従来の製造方法に比べ、下部電極１５の剥がれが生じにくい製法が実現される。この効果について実験により確認した結果は、後の実験例の項において説明する。
然も、ポストアニールを上記のごとく２段階で行うと、従来の方法でポストアニールをした場合に比べて、半導体素子の特性向上（リーク電流の減少等）が図れる。この効果について実験により確認した結果は、後の実験例の項において説明する。
４．第３の参考例
次に、下地１１上に下部電極１５を形成し、該試料に対し非酸化性雰囲気で熱処理をし、その後に、高誘電体膜１７を形成する手順をとる製造方法について、説明する。図４はそのための説明図であり、図１と同様に示した工程図である。
次に、下地１１上に下部電極１５を形成し、該試料に対し非酸化性雰囲気で熱処理をし、その後に、高誘電体膜１７を形成する手順をとる製造方法について、説明する。図４はそのための説明図であり、図１と同様に示した工程図である。
先ず、層間絶縁膜１１にスルーホール１１ａを形成し、このスルーホール１１ａ内に配線１３を形成し、次に、この層間絶縁膜１１上に下部電極１５を形成する（図４（Ａ））。
次に、この試料に対し非酸化性雰囲気で熱処理をする。この熱処理は、下部電極１５を焼きしめることができる温度で行う。これに限られないが、例えば、６００〜７５０℃の範囲から選ばれた温度で行う。非酸化性雰囲気として例えば窒素雰囲気を用いる。
次に、高誘電体膜１７を所定の膜厚に形成する（図４（Ｂ））。さらに、第１の参考例にて説明した２段階の熱処理によるポストアニールをする。次に、図４（Ｃ）に示したように、上部電極１９を形成する。このようにして、下地１１上にキャパシタ２１を形成することができる。
この半導体素子の製造方法によれば、下部電極１５を非酸化性雰囲気で焼きしめることができるので、下部電極の膜剥がれを従来に比べて低減することができる。
〈実験例〉
次に、この出願の発明の理解を深めるために、実験例および比較例を説明する。
次に、この出願の発明の理解を深めるために、実験例および比較例を説明する。
１．第１実験例
シリコン基板上にＣＶＤ法により膜厚３００ｎｍのＳｉＯ2膜を形成する。次に、このＳｉＯ2膜上にＣＶＤ法により膜厚１５０ｎｍのシリコン窒化膜を形成する。次に、このシリコン窒化膜上に下部電極として所定膜厚のルテニウム膜をスパッタ法により形成する。次に、このルテニウム膜上に高誘電体膜として膜厚１０ｎｍのＴａ2Ｏ5膜を形成する。このような試料を複数作製する。
シリコン基板上にＣＶＤ法により膜厚３００ｎｍのＳｉＯ2膜を形成する。次に、このＳｉＯ2膜上にＣＶＤ法により膜厚１５０ｎｍのシリコン窒化膜を形成する。次に、このシリコン窒化膜上に下部電極として所定膜厚のルテニウム膜をスパッタ法により形成する。次に、このルテニウム膜上に高誘電体膜として膜厚１０ｎｍのＴａ2Ｏ5膜を形成する。このような試料を複数作製する。
次に、これらの試料を、ポストアニールの第１ステップとして、５５０℃の温度の酸素雰囲気中に１時間それぞれさらす。
次に、ポストアニールの第２ステップとしてこれらの試料ごとで、下記の表のごとく温度を違えて熱処理をする。ただし、いずれの熱処理も酸素雰囲気でかつ６０秒とする。
次に、この高誘電体膜上に上部電極を形成する。このようにして、第１実験例の半導体素子をそれぞれ作製した。
２．第２実験例
第１実験例のポストアニールの第２ステップの雰囲気を、窒素雰囲気に変更する。それ以外は、第１実験例と同様にして、第２実験例の半導体素子をそれぞれ作製した。
第１実験例のポストアニールの第２ステップの雰囲気を、窒素雰囲気に変更する。それ以外は、第１実験例と同様にして、第２実験例の半導体素子をそれぞれ作製した。
３．第３実験例
第１実験例の製造手順において、下部電極を形成した後であって高誘電体膜を形成する前に、試料を７００℃の温度の窒素雰囲気中に３０秒さらす。それ以外は、第１実験例と同様にして、第３実験例の半導体素子をそれぞれ作製した。
第１実験例の製造手順において、下部電極を形成した後であって高誘電体膜を形成する前に、試料を７００℃の温度の窒素雰囲気中に３０秒さらす。それ以外は、第１実験例と同様にして、第３実験例の半導体素子をそれぞれ作製した。
４．第４実験例
第３実験例の手順での、ポストアニールの第２ステップの雰囲気を、窒素雰囲気に変更する。それ以外は、第３実験例と同様にして、第４実験例の半導体素子をそれぞれ作製した。
第３実験例の手順での、ポストアニールの第２ステップの雰囲気を、窒素雰囲気に変更する。それ以外は、第３実験例と同様にして、第４実験例の半導体素子をそれぞれ作製した。
５．第１比較例
シリコン基板上にＣＶＤ法により膜厚３００ｎｍのＳｉＯ2膜を形成する。次に、このＳｉＯ2膜上に下部電極として所定膜厚のルテニウム膜をスパッタ法により形成する。次に、このルテニウム膜上に高誘電体膜として膜厚１０ｎｍのＴａ2Ｏ5膜を形成する。このような試料を複数作製する。
シリコン基板上にＣＶＤ法により膜厚３００ｎｍのＳｉＯ2膜を形成する。次に、このＳｉＯ2膜上に下部電極として所定膜厚のルテニウム膜をスパッタ法により形成する。次に、このルテニウム膜上に高誘電体膜として膜厚１０ｎｍのＴａ2Ｏ5膜を形成する。このような試料を複数作製する。
次に、これらの試料を、ポストアニールの第１ステップとして、５５０℃の温度の酸素雰囲気中に１時間それぞれさらす。
次に、ポストアニールの第２ステップとしてこれらの試料ごとで、下記の表のごとく温度を違えて熱処理をする。ただし、いずれの熱処理も酸素雰囲気でかつ６０秒とする。
６．第２比較例
第１比較例のポストアニールの第２ステップの雰囲気を、窒素雰囲気に変更する。それ以外は、第１比較例と同様にして、第２比較例の半導体素子をそれぞれ作製した。
第１比較例のポストアニールの第２ステップの雰囲気を、窒素雰囲気に変更する。それ以外は、第１比較例と同様にして、第２比較例の半導体素子をそれぞれ作製した。
７．評価
このように製造した各実験例および各比較例の試料で下部電極の剥がれが生じているか否かを、光学顕微鏡により観察した。また、上部および下部電極間に直流１Ｖの電圧を印加した時のリーク電流を、各試料についてそれぞれ測定した。これらの結果を下記の表１に示した。
このように製造した各実験例および各比較例の試料で下部電極の剥がれが生じているか否かを、光学顕微鏡により観察した。また、上部および下部電極間に直流１Ｖの電圧を印加した時のリーク電流を、各試料についてそれぞれ測定した。これらの結果を下記の表１に示した。
ただし、表１中、二重丸印は、ウエハ内の全体で下部電極の剥がれが生じていない水準である。また、丸印は、ウエハ内の全体で下部電極の剥がれは生じていないが、リーク電流が二重丸印の水準のものに比べて大きい水準である。また、三角印は、ウエハ内の一部で下部電極の剥がれが生じている水準である。Ｘ印は、ウエハ内の全体で下部電極の剥がれが生じている水準である。
これら実験例および比較例の結果から次のようなことが判る。
第１および第２比較例いずれも、下部電極の剥がれが生じてしまう。したがって、これら比較例の構造および製造方法は、下部電極が白金族の金属膜で構成され、キャパシタ誘電体膜が高誘電体膜で構成されているキャパシタを具える半導体素子の構造および製造方法として、不適当である。
また、例えば、第１実験例と第１比較例とを比較すると、第１実験例はポストアニール温度が少なくとも温度５５０℃まで、下部電極の剥がれは生じていない。第１比較例はポストアニール温度が５００℃でも下部電極の剥がれは生じている。両者の構造上および製造手順上の相違点は、下地と下部電極との間にシリコン窒化膜があるか無いかである。したがって、下地と下部電極との間にシリコン窒化膜を設けた方が、下部電極の剥がれが生じにくいといえる。
また、第１実験例と第３実験例とを比較すると第３実験例の方が下部電極の剥がれは高温まで生じていない。また、第２実験例と第４実験例とを比較すると、第４実験例の方が下部電極の剥がれは高温まで生じていない。
第１実験例と第３実験例との製造手順上の相違点は、下部電極に対して非酸化性雰囲気で熱処理をしたか否かである。第２実験例と第４実験例との製造手順上の相違点も、下部電極に対して非酸化性雰囲気で熱処理をしたか否かである。したがって、下部電極に対して非酸化性雰囲気で熱処理をした方が、下部電極の剥がれを少なくできることが判る。
また、第１実験例と第２実験例とを比較すると第２実験例の方が下部電極の剥がれは高温まで生じていない。然も、高温処理でのリーク電流も比較的小さい。また、第３実験例と第４実験例とを比較すると、第４実験例の方が下部電極の剥がれは高温まで生じていない。然も、リーク電流も小さい。
第１実験例と第２実験例との製造手順上の相違点は、ポストアニールの第２ステップを酸素雰囲気とするか、非酸化性雰囲気とするかである。第３実験例と第４実験例との製造手順上の相違点も、ポストアニールの第２ステップを酸素雰囲気とするか、非酸化性雰囲気とするかである。したがって、ポストアニールを２段階アニールとし、かつ、高誘電体膜を結晶化させるための第２ステップの熱処理は非酸化性雰囲気で行う方が、下部電極の剥がれの低減やリーク電流の低減に有効なことが判る。
なお、この出願の発明は上述の実施の形態および実験例に何ら限定されるものではなく、多くの変形および変更を行うことができる。
例えば、上述の実施の形態や実験例では、下地を層間絶縁膜とした例を説明した。しかし、この出願の発明は、下部電極の剥がれが問題となる種々の下地に適用できる。
また、この出願の発明は、ＤＲＡＭに限らず、高誘電体膜と白金族の下部電極とを有したキャパシタを具える各種の半導体素子に広く適用できる。
１１：下地（層間絶縁膜）
１１ａ：スルーホール
１３：配線（スルーホール内配線）
１５：下部電極
１７：高誘電体膜
１９：上部電極
２１：キャパシタ
３１：シリコン窒化膜
４１ａ：ポリシリコン膜
４１ｘ：シリサイド膜
１１ａ：スルーホール
１３：配線（スルーホール内配線）
１５：下部電極
１７：高誘電体膜
１９：上部電極
２１：キャパシタ
３１：シリコン窒化膜
４１ａ：ポリシリコン膜
４１ｘ：シリサイド膜
Claims (2)
- 半導体素子の製造方法において、
シリコン酸化膜からなる層間絶縁膜としての下地上にシリコン窒化膜を形成する第１工程と、
前記シリコン窒化膜上に、白金族から選ばれた金属を含む下部電極を形成する第２工程と、
前記シリコン窒化膜及び前記下部電極を窒素雰囲気中で６００〜７５０℃の温度で熱処理する第３工程と、
前記下部電極上に、高誘電体膜により構成されるキャパシタ誘電体膜を形成する第４工程と、
前記高誘電体膜中の不純物を除去するため、および、酸素欠損を補うための酸素雰囲気中で４５０〜６００℃の範囲の温度での熱処理を行う第５工程と、
非酸化性雰囲気中で該高誘電体膜を結晶化させる７００℃の温度の熱処理を行う第６工程と、
前記キャパシタ誘電体膜上に上部電極を形成する第７工程と、
を有し、
前記高誘電体膜が、五酸化二タンタル（Ｔａ2Ｏ5）、ジルコン酸チタン酸鉛（ＰＺＴ）およびチタン酸バリウムストロンチウム（ＢＳＴ）のいずれかを含むとともに、
前記第５及び第６工程は任意の順番で行われることを特徴とする半導体素子の製造方法。 - 請求項１に記載の半導体素子の製造方法において、
前記金属がルテニウムであることを特徴とする半導体素子の製造方法。
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Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0536931A (ja) * | 1991-07-26 | 1993-02-12 | Olympus Optical Co Ltd | メモリ素子及びその製造方法 |
| JPH0567792A (ja) * | 1990-07-24 | 1993-03-19 | Seiko Epson Corp | 強誘電体を備えた半導体装置 |
| JPH06244133A (ja) * | 1993-02-22 | 1994-09-02 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
| JPH06295880A (ja) * | 1993-04-09 | 1994-10-21 | Sharp Corp | 半導体装置の製造方法 |
| JPH07169917A (ja) * | 1993-12-16 | 1995-07-04 | Hitachi Ltd | キャパシタの製造方法 |
| JPH08274270A (ja) * | 1995-03-30 | 1996-10-18 | Toshiba Corp | 電子部品 |
| JPH08316430A (ja) * | 1995-05-15 | 1996-11-29 | Mitsubishi Electric Corp | 半導体メモリとその製造方法、スタックドキャパシタ |
| JPH0917972A (ja) * | 1995-06-30 | 1997-01-17 | Mitsubishi Electric Corp | 半導体記憶装置及びその製造方法 |
| JPH0951079A (ja) * | 1995-08-08 | 1997-02-18 | Oki Electric Ind Co Ltd | 半導体素子およびその製造方法 |
| JPH09162370A (ja) * | 1995-12-14 | 1997-06-20 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
-
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Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0567792A (ja) * | 1990-07-24 | 1993-03-19 | Seiko Epson Corp | 強誘電体を備えた半導体装置 |
| JPH0536931A (ja) * | 1991-07-26 | 1993-02-12 | Olympus Optical Co Ltd | メモリ素子及びその製造方法 |
| JPH06244133A (ja) * | 1993-02-22 | 1994-09-02 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
| JPH06295880A (ja) * | 1993-04-09 | 1994-10-21 | Sharp Corp | 半導体装置の製造方法 |
| JPH07169917A (ja) * | 1993-12-16 | 1995-07-04 | Hitachi Ltd | キャパシタの製造方法 |
| JPH08274270A (ja) * | 1995-03-30 | 1996-10-18 | Toshiba Corp | 電子部品 |
| JPH08316430A (ja) * | 1995-05-15 | 1996-11-29 | Mitsubishi Electric Corp | 半導体メモリとその製造方法、スタックドキャパシタ |
| JPH0917972A (ja) * | 1995-06-30 | 1997-01-17 | Mitsubishi Electric Corp | 半導体記憶装置及びその製造方法 |
| JPH0951079A (ja) * | 1995-08-08 | 1997-02-18 | Oki Electric Ind Co Ltd | 半導体素子およびその製造方法 |
| JPH09162370A (ja) * | 1995-12-14 | 1997-06-20 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
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