JPH0536931A - メモリ素子及びその製造方法 - Google Patents

メモリ素子及びその製造方法

Info

Publication number
JPH0536931A
JPH0536931A JP3187686A JP18768691A JPH0536931A JP H0536931 A JPH0536931 A JP H0536931A JP 3187686 A JP3187686 A JP 3187686A JP 18768691 A JP18768691 A JP 18768691A JP H0536931 A JPH0536931 A JP H0536931A
Authority
JP
Japan
Prior art keywords
dielectric constant
capacitor
heat treatment
memory device
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP3187686A
Other languages
English (en)
Inventor
Hideo Adachi
日出夫 安達
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Olympus Corp
Original Assignee
Olympus Optical Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Olympus Optical Co Ltd filed Critical Olympus Optical Co Ltd
Priority to JP3187686A priority Critical patent/JPH0536931A/ja
Publication of JPH0536931A publication Critical patent/JPH0536931A/ja
Withdrawn legal-status Critical Current

Links

Landscapes

  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】本発明は、高誘電率,非強誘電性,誘電率の温
度特性が良いキャパシタ材料を有したメモリ素子及びそ
の製法を提供することを主要な目的とする。 【構成】メモリセル内に含まれるキャパシタ部に電荷を
蓄積,消去を行うことによって、情報の書き込み、読み
出しを行うメモリ素子において、キャパシタを構成する
材料が下記式で表わされることを特徴とするメモリ素子
及びその製法。 (Sr1-x-y Cax May )(Tiz-w Mbw )O3 但し、x=0〜0.2、y=0.001〜0.01 Ma=La,Bi,Sb,Y,ランタン族元素の内の一
種 Mb=Nb,V,Ta,Mo,Wの内の一種

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はメモリ素子及びその製造
方法に関し、詳しくはDRAM等記憶素子内のキャパシ
タに電荷を蓄積,消去によって情報を書き込み,読み出
しを行う大容量記憶素子に関する。
【0002】
【従来の技術】近年、半導体メモリ特にDRAMの大容
量化の進歩はめざましいものがある。DRAMで問題に
なるのはソフトエラ−で、この制約によってメモリセル
のキャパシタの小面積化が難しくなっている。その対策
として、1つは面積を増す方法でトレンチ構造にした
り、スタック型にすることで大容量化が進められてき
た。例えば、図2(E)に示したのは64MbDRAM
構造の一例である。DRAMのセル面積は世代毎に約1
/3の比率で縮小を続けており、64Mbではおおむね
1〜1.5μm2 を達成する必要がある。一方、α線ソ
フトエラ−を回避するために必要な蓄積容量は約30f
cである。従って、電源電圧がこの例のように1.5V
とすると、1.3倍の約40fF以上の蓄積容量が必要
である。更に誘電体薄膜の厚みを60%に減ずる必要が
ある。この表面積を得るために図2(E)のようなクラ
ウンセル構造となっている。以下に、図2(A)〜
(E)を参照して従来のメモリ素子の製造方法について
説明する。
【0003】(1) まず、Si基板1の表面にフィ−ルド
酸化膜2を形成した後、このフィ−ルド酸化膜2で囲ま
れた素子領域に常法によりソ−ス領域3,ドレイン領域
4を形成する。つづいて、前記基板1上に、ゲ−ト酸化
膜5を介して多結晶シリコンからなるワ−ド線6を形成
した。更に、全面にSiO2からなる第1絶縁膜7を形
成する(図1(A))。
【0004】(2) 次に、前記ドレイン領域3上に対応す
る絶縁膜7を選択的に除去した後、全面に前記ドレイン
領域3に直接接続する多結晶シリコン層8,ビット線と
してのWSi2 合金層9を形成する。つづいて、前記合
金層9,多結晶シリコン層8を選択的にエッチング除去
する。更に、前記合金層9,多結晶シリコン層8を覆う
ようにSiO2 からなる第2絶縁膜10を形成する(図1
(B))。 (3) 次に、全面にSi3 4 膜11,SiO2 からなる第
3絶縁膜12を形成した(図1(C))。 (4) 前記第2絶縁膜12及びSi3 4 膜11を選択的にエ
ッチング除去した。つづいて、全面に多結晶シリコン層
13を形成した(図1(D))。
【0005】(5) 次に、前記多結晶シリコン層13,第3
絶縁膜11を選択的にエッチング除去して、Si3 4
10を露出させる。つづいて、全面にTa2 3 層14,W
層15を形成した後、これらをエッチングして2層構造の
キャパシタ用電極層を形成した(図1(E))。
【0006】
【発明が解決しようとする課題】しかしながら、これら
の構造は相当の立体構造となっているので、プロセス上
困難な点があり、工程数の増加も避けられない。そこで
このように立体化することによりキャパシタ材料である
誘電率を上げて行く方向が模索され始め、例えば64M
bDRAMの試作に誘電率の大きなTa2 5 が利用さ
れた。
【0007】一方、Ta2 5 以外にも高誘電率材料が
多く、特に強電体材料のほとんどがTa2 5 より大き
な誘電率を持っている。この観点に立ち、PZT,Ba
TiO3 等の誘電体材料の薄膜化研究が進められてい
る。しかし、強誘電性を持つための欠点も無いわけでは
ない。その一つは印加電圧に対し、ヒステリシス特性を
持つということで、そのため、ヒステリシス損失に伴う
発熱、分極反転を繰り返すことによる劣化,誘電率の温
度特性の悪さが問題になってくる。
【0008】このような問題を気にしないためには、強
誘電体ではないが誘電率の大きな材料を見つけることで
ある。その1つの方法は使用温度より強誘電相転移温度
がかなり低い材料を用いることである。例えば、(Ba
1-x Srx )TiO3 はXの値によっては比誘電率が室
温で10000程度となる。但し、この値をとる材料の
キュ−リ−温度は室温以下、即ち室温では強誘電体では
ないが、キュ−リ−温度は室温近くで誘電率の温度特性
が極めて悪い。X=1即ち純粋なSrTiO3は液体ヘ
リウム温度近くまで誘電率のピ−クが観測されず、非強
誘電体と言われている。従って、純粋なSrTiO3
方に注目している研究者もいる。しかし、この場合、誘
電率は高々〜200程度であり、現状イオンビ−ムスパ
ッタ,多元蒸着法で成膜し、εr 200前後,tan δ数
%である。以上のように、従来方法では高誘電率と非強
誘電性,誘電率の温度特性が良いという条件を兼ね揃え
たキャパシタよう材料はなかった。
【0009】本発明は上記事情を鑑みてなされたもの
で、高誘電率,非強誘電性,誘電率の温度特性が良いキ
ャパシタ材料を有したメモリ素子及びその製造方法を提
供することを目的とする。
【0010】
【課題を解決するための手段】SrTiO3 は前記した
様に強誘電体ではないことや、還元されやすく、場合に
よっては超伝導を示す材料として知られている。一般に
は、窒素雰囲気での熱処理で数Ωcmのn型半導体とな
る。従って、例えば多結晶SrTiO3 を形成し、還元
雰囲気にさらすと、粒子内を含め全体がn型の半導体に
なる。そして、次に短時間酸素雰囲気中にさらすと粒界
近傍が酸化され、粒界が絶縁層となり、粒界近傍にショ
ットキ−バリアができる。または、より積極的に再酸化
処理前にp型半導体になる金属を例えばCu,Ni,C
o,Crを表面に成膜しておくと、熱処理によって粒界
拡散し、粒界部でpn接合が形成される。これらの障壁
層の厚みは極めて薄く、また粒界面積も微粒子になるに
従って大きくなる。従って、見かけの誘電率は極めて大
きなものとなる。この様な技術はバルクセラミックコン
デンサの製造技術としてよく知られており、この技術が
メモリ素子のキャパシタ用高誘電率薄膜材料形成に適し
ているという着想の基に本発明に求め上げたものであ
る。なお、空気中でも熱処理で数Ωcmのn型半導体に
するには、添加によりドナ−を発生させる不純物を微量
添加することが望ましい。また、本発明で組成をSrT
iO3 ではなく、(Sr1-x Ca x )TiO3 等とした
のは、この方が薄膜の微細構造、特に粒径分布、ピンホ
−ルの発生具合及び耐圧の点で好ましい結果が得られた
からである。
【0011】本願第1の発明は、メモリセル内に含まれ
るキャパシタ部に電荷を蓄積,消去を行うことによっ
て、情報の書き込み、読み出しを行うメモリ素子におい
て、キャパシタを構成する材料が下記式で表わされるこ
とを特徴とするメモリ素子である。 (Sr1-x-y Cax May )(Tiz-w Mbw )O3 但し、x=0〜0.2、y=0.001〜0.01 Ma=La,Bi,Sb,Y,ランタン族元素の内の一
種 Mb=Nb,V,Ta,Mo,Wの内の一種 本願第1の発明において、上記式の具体例は、次の(1)
〜(3) となる。 (1) (Sr1-x Cax )TiO3 但し、x=0〜0.
2 あるいは (2) (Sr1-x-y CaMey )TiO3 但し、x=0〜0.2.、y=0.001〜0.01 Me=La,Bi,Sb,Y,ランタン族元素の内の一
種 あるいは (3) (Sr1-x Cax )(Ti1-y Mey )O3 但し、x=0〜0.2、y=0.001〜0.01 Me=Nb,V,Ta,Mo,W
【0012】本願第2の発明は、基板上にPt/Ti,
Cu/Pt/Ni,Ni/Pt/Ti,Co/Pt/T
i,Cr/Pt/Tiの内のいずれかからなるストライ
プ状の下部電極を形成する工程と、前記基板上にゾルゲ
ル法で最終熱処理で (Sr1-x-y Cax May )(Tiz-w Mbw )O3 但し、x=0〜0.2、y=0.001〜0.01 Ma=La,Bi,Sb,Y,ランタン族元素の内の一
種 Mb=Nb,V,Ta,Mo,Wの内の一種
【0013】の内いずれかとなる金属有機化合物前区液
を塗布し塗布膜を形成する工程と、塗布膜中の有機成分
を脱気乾燥した後、還元雰囲気又は不活性ガス雰囲気で
熱処理をする工程と、Pt/Cu,Pt/Ni,Pt/
Co,Pt/Crのいずれかからなるストライプ状の上
部電極を前記下部電極と交差するように形成する工程
と、還元雰囲気で熱処理後,酸素雰囲気で最終熱処理を
行う工程とを具備することを特徴とするメモリ素子の製
造方法である。
【0014】
【作用】本発明によれば、高誘電率,非強誘電性,誘電
率の温度特性が良く、しかも耐圧の大きなキャパシタ材
料を有したメモリ素子が得られる。
【0015】
【実施例】図1(A)〜(D)は本発明の一実施例に係
るメモリ素子の製造方法を工程順に示す断面図である。
【0016】(1) まず、p型のSi基板21の表面にフィ
−ルド酸化膜22を形成した後、このフィ−ルド酸化膜22
で囲まれた素子領域に常法によりn型のソ−ス領域23,
ドレイン領域24を形成する。つづいて、前記基板21上
に、ゲ−ト酸化膜25を介して多結晶シリコンからなるワ
−ド線26を形成した。更に、全面にSiO2 からなる第
1絶縁膜27を形成した(図1(A))。
【0017】(2) 次に、前記ドレイン領域23上の前記絶
縁膜27を選択的に除去した後、全面に前記ドレイン領域
23に直接接続する多結晶シリコン層28,ビット線として
のWSi2 合金層29を形成する。つづいて、前記合金層
29,多結晶シリコン層28を選択的にエッチング除去し
た。更に、キャパシタセル電極とビット線とを絶縁する
ためにSiO2 からなる第2絶縁膜30を形成した。ひき
つづき、ソ−ス領域23上の前記第1絶縁膜27を選択的に
除去した(図1(B))。
【0018】(3) 次に、全面に白金層(上層)とチタン
層(下層)からなる2層構造のキャパシタ用電極層31を
形成した(図1(C))。なお、2層構造の電極31の代
わりに、例えば銅/白金/チタンの3層構造の電極層を
形成してもよい。
【0019】(4) 次に、以下に詳述する(Sr1-x Ca
x )TiO3 からなる高誘電率膜32を形成する。つづい
て、前記高誘電率膜32,キャパシタ用電極層31を選択的
にエッチングしてキャパシタ電極33a,33bを形成し
た。更に、セルの境界部にSiO2 からなる絶縁体34を
形成した。この後、前記高誘電率膜32及び絶縁体34上に
チタン/白金(又は白金/銅)からなる2層構造の上部
キャパシタセル電極35を形成する。ひきつづき、500
℃,10分間水素(又は窒素雰囲気中)で熱処理を行っ
た。これにより、高誘電率強誘電体は結晶化するが、酸
素欠陥が多く、強誘電体というよりはn型半導体に近
い。また、この熱処理によって多結晶シリコンと電極金
属、多結晶シリコンとSi拡散領域とのコンタクト状態
の改善が行えるという副次的ではあるが重要な効果を発
揮することができる。通常の場合もこのようなコンタク
ト状態の改善に還元雰囲気での熱処理が実施されている
が、鉛系の高誘電率体を用いた場合、鉛が析出し誘電体
の役割が果たせない。また、成膜をスパッタで行うと柱
状単結晶膜となり、印加電解方向に多結晶膜になりにく
く、粒界近傍でのショットキ−バリアの障壁容量を用い
るという本発明の趣旨に沿わなくなる。従って、多結晶
膜の製造が可能なゾルゲル法で成膜することが必要条件
となる。
【0020】最後に、800℃で30分酸素雰囲気中で
熱処理を行う。この熱処理によって酸素は多結晶の粒界
に沿って酸素イオンが拡散し粒界層が絶縁化、又は銅が
電極に含まれる時はこれが酸素と共に拡散し粒界部でC
uOのp型半導体となる。これによって、pn接合が粒
界部に形成され、これによって見かけの誘電率が大きく
なる。以上の工程は、従来のクラウンセルやフィン付き
スタックセルの製造工程に比較して少ない工程数でメモ
リ素子を実現できるようになる。 [(Sr1-x Cax )TiO3 からなる高誘電率膜32を
形成]:
【0021】(Sr1-x Cax )TiO3 となる有機金
属化合物前駆体、例えばSr,Caに付いてはジメトキ
シ、ジエトキシ、ジイソプロポキシのアルコキシド類、
β−ジケトン錯体類、酢酸塩類、プロピオン酸塩類等の
カルボン酸塩のいずれでもよいが、本実施例では酢酸塩
を用いた。また、Tiについてはテトラメトキシチタ
ン、テトラエトキシチタン、テトライソプロポキシチタ
ン、テトラ−nブトキシチタンを用いた。以下に、本実
施例で用いる混合液Aの調合例を示す。 酢酸ストロンチウム:Sr(CH3 COO)2 …0.9モル 酢酸カルシウム:Ca(CH3 COO)2 …0.1モル テトラ−nブトキシチタン;Ti(OC4 9 ) …1モル
【0022】これらの混合前駆液に夫々10wt%の混
合溶剤(エチルアルコ−ルとi−プロピルアルコ−ル)
を溶かし、この前駆液をスピンコ−タにて4000rpm
の回転数で塗布し、30nmの塗布膜を得た。つづいて、
これを室温で1時間放置し乾燥,加水分解させた後28
0℃,5分間保持し脱離したアルコ−ル(エチルアルコ
−ル,n−ブチルアルコ−ル)や過剰水分を乾燥除去し
無機酸化物層を形成した。この操作を2回繰り返し、5
0nmの厚さを得た。
【0023】しかして、上記実施例に係るメモリ素子に
よれば、DRAMのキャパシタ部に還元再酸化によって
多結晶薄膜の粒界部にショットキ−障壁を形成し、この
障壁容量によって見かけの誘電率を高くすることによっ
て大容量DRAMが得られる。同時にキャパシタ部形成
時に還元雰囲気中での熱処理工程を導入するので、電極
材料とMOSトランジスタとのコンタクト状態の改質が
行えるようになる。誘電率を高くすることによって、当
然ながらクラウンセルやフィン付きスタック構造にしな
くて済み、工程数の削減、歩留まり向上につながりコス
ト低減を図ることができる。更に、組成として、(Sr
1-x Cax)TiO3 の様にCa置換型とすることによ
って漏れ電流の減少を実現できる。また、本発明に係る
メモリ素子の製造方法においても、上記と同様、コスト
低減化,素子特性の向上等を図ることができる。なお、
上記実施例において、混合液Aの代わりに、下記に述べ
る混合液B,Cを用いてもよい。 混合液B=(Sr1-x-y Cax Lay )TiO3 酢酸ストロンチウム:Sr(CH3 COO)2 …0.897モル 酢酸カルシウム:Ca(CH3 COO)2 …0.1モル テトラ−nブトキシチタン:Ti(OC4 9 4 …1モル 酢酸ランタン:La(CH3 COO)3 …0.003モル 混合液C=(Sr1-x Cax )(Ti1-y Mey )O3 酢酸ストロンチウム:Sr(CH3 COO)2 …0.9モル 酢酸カルシウム:Ca(CH3 COO)2 …0.1モル テトラ−nブトキシチタン:Ti(OC4 9 ) …0.997モル ペンタnブトキシニオブ:Nb(OC4 9 5 …0.003モル
【0024】次に、本発明においての材料組成の効果に
ついて以下に述べる。上記混合物A,B,Cのいずれの
組成にもCaでSrサイトを置換しているが、これによ
って再酸化後のtanδが0.5%以下に治まり、漏れ
電流が少なくなる。Ca置換量は最大20mol %近くま
では効果があるが、それ以上の置換は逆に見かけの誘電
率を低下させ漏れ電流も大きくなる。また、置換量が5
mol %以下だと、薄膜の多結晶粒子が均一とならず、そ
れが原因かどうか明白ではないが、時にして絶縁破壊電
圧が極めて低くDRAM用キャパシタ−には利用できな
い場合がある。
【0025】また、混合物B,Cによる効果は以下に述
べる通りである。これら混合物はいずれも空気中の熱処
理でもn型半導体化できた。これにより、上記実施例の
ように還元雰囲気熱処理を用いると、還元によるn型半
導体化状態バラツキがなくなり、見かけの誘電率、絶縁
抵抗、絶縁耐圧のバラツキが大幅に改善された。添加物
の添加量は0.1〜1.0アトミック%で効果がある
が、0.1%未満でも1.0%を越えてもバラツキを抑
制する効果は認められなかった。また、添加物の種類と
しては、LaやNbのほか、Ma:La,Bi,Sb,
Y,ランタン族元素やMb:Nb,V,Ta,Mo,W
でも同様の効果がある。以上のようにして得られた強誘
電体薄膜は見かけの誘電率5000,tanδ0.5%
atlkHzを示した。
【0026】
【発明の効果】以上詳述した如く本発明によれば、キャ
パシタ部の材料を(Sr1-x Cax )TiO3 の様にC
a置換型とすることによって、高誘電率,非強誘電性,
誘電率の温度特性が良いキャパシタ材料を有したメモリ
素子及びその製造方法を提供できる。
【図面の簡単な説明】
【図1】本発明の一実施例に係るメモリ素子の製造方法
を工程順に示す断面図。
【図2】従来のメモリ素子の製造方法を工程順に示す断
面図。
【符号の説明】
21…Si基板、22…フィ−ルド酸化膜、23…ソ−ス領
域、24…ドレイン領域、26…ワ−ド線、27,30…絶縁
膜、29…WSi2 合金膜、31…下部電極、32…口強誘電
体膜、33a,33b…上部電極、34…絶縁体。

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 メモリセル内に含まれるキャパシタ部に
    電荷を蓄積,消去を行うことによって、情報の書き込
    み、読み出しを行うメモリ素子において、キャパシタを
    構成する材料が下記式で表わされることを特徴とするメ
    モリ素子。 (Sr1-x-y Cax May )(Tiz-w Mbw )O3 但し、x=0〜0.2、y=0.001〜0.01 Ma=La,Bi,Sb,Y,ランタン族元素の内の一
    種 Mb=Nb,V,Ta,Mo,Wの内の一種
  2. 【請求項2】 キャパシタ材料が多結晶粒子がn形に半
    導体化してなる多結晶薄膜であり、粒界が絶縁体層又は
    p型半導体層からなる請求項1記載のメモリ素子。
  3. 【請求項3】 p型半導体層がCuO,NiO,CoO
    の内の少なくともいずれか1つである請求項2記載のメ
    モリ素子。
  4. 【請求項4】 基板上にPt/Ti,Cu/Pt/N
    i,Ni/Pt/Ti,Co/Pt/Ti,Cr/Pt
    /Tiの内のいずれかからなる下部電極を形成する工程
    と、前記基板上にゾルゲル法で最終熱処理で (Sr1-x-y Cax May )(Tiz-w Mbw )O3 但し、x=0〜0.2、y=0.001〜0.01 Ma=La,Bi,Sb,Y,ランタン族元素の内の一
    種 Mb=Nb,V,Ta,Mo,Wの内の一種 の内いずれかとなる金属有機化合物前駆液を塗布し塗布
    膜を形成する工程と、塗布膜中の有機成分を脱気乾燥し
    た後、還元雰囲気又は不活性ガス雰囲気で熱処理をする
    工程と、Pt/Cu,Pt/Ni,Pt/Co,Pt/
    Crのいずれかからなる上部電極を前記下部電極と交差
    するように形成する工程と、還元雰囲気で熱処理後,酸
    素雰囲気で最終熱処理を行う工程とを具備することを特
    徴とするメモリ素子の製造方法。
JP3187686A 1991-07-26 1991-07-26 メモリ素子及びその製造方法 Withdrawn JPH0536931A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP3187686A JPH0536931A (ja) 1991-07-26 1991-07-26 メモリ素子及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3187686A JPH0536931A (ja) 1991-07-26 1991-07-26 メモリ素子及びその製造方法

Publications (1)

Publication Number Publication Date
JPH0536931A true JPH0536931A (ja) 1993-02-12

Family

ID=16210375

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3187686A Withdrawn JPH0536931A (ja) 1991-07-26 1991-07-26 メモリ素子及びその製造方法

Country Status (1)

Country Link
JP (1) JPH0536931A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007123948A (ja) * 2007-02-15 2007-05-17 Oki Electric Ind Co Ltd 半導体素子の製造方法
WO2008072684A1 (ja) * 2006-12-14 2008-06-19 Tama-Tlo Ltd. 蓄電池
US7649768B2 (en) 2006-07-14 2010-01-19 Murata Manufacturing Co., Ltd. Resistance memory element
US8093682B2 (en) 2007-03-26 2012-01-10 Murata Manufacturing Co., Ltd. Resistance memory element

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7649768B2 (en) 2006-07-14 2010-01-19 Murata Manufacturing Co., Ltd. Resistance memory element
WO2008072684A1 (ja) * 2006-12-14 2008-06-19 Tama-Tlo Ltd. 蓄電池
JP2007123948A (ja) * 2007-02-15 2007-05-17 Oki Electric Ind Co Ltd 半導体素子の製造方法
JP4659772B2 (ja) * 2007-02-15 2011-03-30 Okiセミコンダクタ株式会社 半導体素子の製造方法
US8093682B2 (en) 2007-03-26 2012-01-10 Murata Manufacturing Co., Ltd. Resistance memory element

Similar Documents

Publication Publication Date Title
US6900497B2 (en) Integrated circuit with a capacitor comprising an electrode
US5656852A (en) High-dielectric-constant material electrodes comprising sidewall spacers
US7064374B2 (en) Barrier layers for protecting metal oxides from hydrogen degradation
US6777248B1 (en) Dielectric element and manufacturing method therefor
KR100275726B1 (ko) 강유전체 메모리 장치 및 그 제조 방법
US7005695B1 (en) Integrated circuitry including a capacitor with an amorphous and a crystalline high K capacitor dielectric region
US20130177997A1 (en) Semiconductor device and method of manufacturing the semiconductor device
JPH1056145A (ja) 半導体集積回路装置の製造方法
JP4445091B2 (ja) 強誘電体記憶素子
JP3323607B2 (ja) 半導体記憶装置の製造方法
JPH10335602A (ja) 半導体容量素子構造および製造方法
JPH0536931A (ja) メモリ素子及びその製造方法
JPH0982915A (ja) 半導体装置の製造方法
KR100282459B1 (ko) 강유전성램 캐패시터의 제조방법
US6455328B2 (en) Method of manufacture of a capacitor with a dielectric on the basis of strontium-bismuth-tantalum
JP2007081443A (ja) 半導体装置およびその製造方法
JP2003179212A (ja) キャパシタ、メモリ素子およびその製造方法
JPH0513676A (ja) 半導体装置
JPH09312381A (ja) 半導体装置およびその製造方法
KR100293721B1 (ko) 탄탈륨 산화막을 유전막으로 갖는 캐패시터 제조방법
JPH09289291A (ja) 誘電体キャパシタ及び誘電体メモリ装置と、これらの製造方法
JPH06120423A (ja) 半導体装置およびその製造方法
KR100398661B1 (ko) 집적화 전자기소자용 박막 커패시터 제조 방법
JPH08236719A (ja) 白金薄膜、半導体装置及びそれらの製造方法
JP2004207628A (ja) 半導体記憶装置およびその製造方法

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 19981008