KR20020094933A - 반도체장치 및 그 제조방법 - Google Patents

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capacitor
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이즈도시히로
야마모토도모에
도다마미
야마미치신타로
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닛본 덴기 가부시끼가이샤
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Abstract

누설전류를 감소시키고 또 용량값을 증가시킬 수 있는 박막커패시터를 제공한다. 상부전극(3 )및 하부전극(1)은, TiN, Ti, W, WN, Pt, Ir, Ru의 금속 또는 금속질화물 중에서 선택되는 적어도 하나의 재료로 이루어지고, 용량절연막(2)은, 원자층성장(Atomic Layer Deposition; ALD)법에 의해 형성된 ZrO2, HfO2, (Zrx, Hf1-x)O2(0<x<1), (Zry, Ti1-y)O2(0<y<1), (Hfz, Ti1-z)O2(0<z<1) 또는 (Zrk, Til, Hfm)O2(O<k,l,m<1 이고 k+l+m=1)의 적어도 하나로부터 선택된 있는 재료로 이루어진다.

Description

반도체장치 및 그 제조방법{Semiconductor device and method for fabricating the same}
본 발명은, 박막커패시터를 갖는 반도체장치 및 그 제조방법에 관한 것이다.
종래, 범용 DRAM에서는, 메모리셀의 용량절연막으로서 고유전율물질의 Ta2O5가 검토되어 있고, 이 경우, 용량의 하부전극에는, 표면에 요철을 형성하기 쉽고(예를 들면, 소위 HSG구조), 단위면적당의 용량값을 크게 할 수 있기 때문에, 다결정실리콘층을 사용하는 것이 일반적이다. 이 다결정실리콘층의 형성에는 700∼900℃ 정도의 고온의 프로세스처리가 필요하다.
한편, 동일 칩에 논리부와 메모리부를 형성하는 논리혼재DRAM에서, 논리부는, 트랜지스터의 고속화를 위해, 게이트전극 및 소스/드레인확산층영역은 코발트(Co)로 실리사이드화할 필요가 있다.
그러나, Co실리사이드층은, 저 저항화를 실현할 수 있지만, 온도를 올리면 Co실리사이드층에 응집이 발생하여, 게이트전극 및 확산층의 저항값이 상승하기 때문에, Co실리사이드층 형성 이후의 공정에서는, 프로세스처리온도를 올릴 수 없다. 예를 들면, 게이트길이 0.15㎛ 세대에서는, 약600도가 상한이다.
따라서, 논리혼재DRAM의 메모리부의 용량절연막에 Ta2O5를 사용하고, 하부전극에 다결정실리콘층을 사용하고자 하면, 다결정실리콘층의 형성에는 고온의 프로세스처리가 필요하고, 논리부의 트랜지스터가 고온프로세스를 거치는 것에 의해 열화하여 버린다고 하는 문제가 있기 때문에, 게이트길이 0.15㎛ 이후의 세대에서는, 하부전극에 다결정실리콘층이 사용하지 않는다. 그 때문에, 용량의 전극을, Co실리사이드의 응집이 일어나지 않는 500℃이하의 저온형성이 가능한 금속 또는 금속의 질화물, 구체적으로는, TiN, W 혹은 Ru 등의 전극으로 바꾸고 싶다라는 요망이 있다.
다음으로, 하부전극에 금속 또는 금속의 질화물을 이용하고 용량절연막에 Ta2O5를 이용한 종래의 박막커패시터의 제조방법에 관해서 설명한다.
TiN, W 또는 Ru 등으로 이루어지는 하부전극을 CVD법 또는 PVD법 등에 의해 형성하고, 다음에, 열CVD법에 의해 Ta2O5용량절연막을 형성하고, 그 후, Ta2O5커패시터의 누설전류를 저감할 목적으로, 500℃이상으로 RTO(Rapid Thermal Oxidation) 또는 UV-O3산화 등의 포스트어닐을 한다. 그 다음, 예를 들면, TiN으로 이루어진 상부전극을 CVD법 또는 PVD법 등에 의해 형성하고, 소망의 형상으로 가공하는 것에 의해, Ta2O5층을 용량절연막에 이용한 MIM구조의 박막커패시터를 얻는다.
도 19는, 용량절연막에 Ta2O5를 사용하고 하부전극 및 상부전극에 TiN을 사용했을 때의 전극간전압(Vp)과 누설전류와의 관계를 보여주는 도면이다. 도 19에서는, 25℃, 85℃ 및 125℃ 일 때의 누설전류값을 보여주고 있고, 이 도면으로부터 디바이스동작보상온도인 85℃정도 이상에서의 누설전류가 현저히 증가하는 것을 알 수 있다.
또한, LSI칩에서는, LSI의 배선의 상층에 고유전 박막커패시터를 형성하여, 디커플링콘덴서로서 사용하는 것이 검토되고 있다. 디커플링콘덴서는, 전원과 LSI의 배선 사이에 존재하는 기생 인덕턴스 등에 의해서 생기는 전압강하를 보충하기 위해서 설치된다.
종래의 디커플링콘덴서는 도 20에 보여진다. 종래에는 도 20에 보인 것 같이 인쇄기판(91)에 실장된 LSI칩(92)의 주변에 적층세라믹콘덴서(93)를 다수개 배치하여, 디커플링콘덴서로서 기능시키는 기법이 일반적으로 이용되고 있다. 그러나, 적층세라믹콘덴서의 공진주파수는 약 80㎒ 정도이고, LSI가 수백㎒∼수㎓로 고속화된 경우, 충분한 전하보상이 행해지지 않아, 디커플링콘덴서로서 기능할 수 없다라는 문제가 발생한다.
도 21은 이 문제를 해결하기 위해 제안된 구조를 보여준다. 반도체장치의 배선의 상층에 고유전 박막커패시터를 형성하여, 온칩디커플링콘덴서로서 사용하고 있다.
도 21에 보인 것 같이, 반도체장치의 배선(접지선; 94), 배선(전원선; 95) 바로 위에 CVD 법에 의해 하부전극막/용량절연막/상부전극막을 순차 성막하고, 소망의 형상으로 가공하여 하부전극(96), 용량절연막(97), 상부전극(98)으로 이루어진 박막커패시터를 형성하고, 이 박막커패시터를 디커플링콘덴서(99)로서 기능시키고 있다. 하부전극(96) 및 상부전극(98)에는 TiN이 이용되고, 용량절연막(97)에는 Ta2O5가 이용된다. 또, 누설전류저감를 위해 Ta2O5로 이루어진 용량절연막(97)의 형성 후에 UV-O3어닐(500℃)을 행한다.
반도체장치의 배선의 상층에 고유전박막커패시터를 형성하여 디커플링콘덴서로서 사용하는 경우에는, 온칩(on-chip)인 것과 고유전 커패시터를 이용하는 것에 의해, 낮은 인덕턴스 그리고 대용량의 요구에 대응하고 있다.
전술한 바와 같이 TiN, W 또는 Ru 등을 하부전극에 이용하고 Ta2O5를 용량절연막에 이용한 종래의 박막커패시터에서, Ta2O5층 형성직후에는 누설전류가 크기 때문에 산화분위기 중에서의 포스트어닐을 행할 필요가 있고, 이 포스트어닐에 의해 하부전극층이 산화되어 저유전율층이 형성되기 때문에, Ta2O5층을 박막화하더라도 고용량이 얻어지지 않는다고 하는 문제가 있다.
또한, 포스트어닐에 의한 산화는 하부전극층에 요철발생이나 박리를 야기하기 때문에, 수율의 저하를 야기하는 문제가 있다.
또한, 도 21에 보인 것 같이, 실온 25℃에서는 문제가 없는 누설전류값이더라도, 85℃, 125℃로 온도를 올려 감에 따라 누설전류가 증가하게 되어, 디바이스동작보상온도에서 충분한 용량특성이 확보될 수 없다고 하는 문제가 있다.
또한, 반도체장치의 최상층배선의 상층에 고유전박막커패시터를 형성하여 디커플링콘덴서로서 이용하는 경우에는, 온칩인 것과 고유전 커패시터를 이용하는 것에 의해, 낮은 인덕턴스와 대용량의 요구에 대응하고 있지만, 현 상황에서는 박막커패시터의 형성방법에 문제가 있다.
상기 박막커패시터의 용량절연막으로서, PVD법 혹은 CVD법에 의한 Ta2O5, SrTiO3, (Ba, Sr) TiO3등이 제안되어 있다. 그렇지만, 종래의 PVD 또는 CVD에 의한 형성방법으로는, 높은 용량값을 갖는 양질의 용량절연막을 얻기 위하여 성막온도를 400℃이상의 고온으로 할 필요가 있다. 또한, 누설전류감소를 위해 450℃이상에서의 산화분위기 속에서 포스트어닐을 행할 필요가 있다. 근년에, 배선에는 동배선이이용되고 있고, 이 때문에, 배선층의 상층에 커패시터를 형성하는 경우에 400℃이상의 고온으로 하면, 배선층이 산화하여, 특성열화, 수율 저하를 야기하는 문제가 있다. 즉, 종래의 박막커패시터 형성기법으로는, LSI의 고속화에 대응한 대용량이고 저 인덕턴스의 온칩디커플링콘덴서를 실현하는 것이 가능하지 않다.
본 발명의 목적은, 동일 칩에 논리부와 메모리부를 탑재하는 반도체장치에서 게이트전극 및 소스/드레인확산층영역에 형성된 실리사이드층의 열화에 수반하여 트랜지스터특성을 열화시키는 일없이, 또, 메모리부에 탑재되는 DRAM셀의 용량으로서 고용량과 낮은 누설전류를 실현할 수 있는 용량을 제공하는 것에 있다.
또, 본 발명의 다른 목적은, 배선층이 형성된 이후의 공정(즉, 배선층보다 상층)에서, 그 용량을 형성한 반도체장치 및 그 제조방법을 제공하는 것에 있다.
도 1은 본 발명의 제1실시예에 따른 박막커패시터의 구조를 보여주는 도면,
도 2는 ALD장치를 이용하여 ZrO2박막을 형성하는 처리를 설명하는 흐름도,
도 3은 박막커패시터의 전극간전압(Vp)r과 누설전류와의 관계를 보여주는 도면,
도 4는 teq(SiO2환산막두께)와 실제막두께와의 관계를 보여주는 도면,
도 5는 teq(SiO2환산막두께)와 실제막두께와의 관계를 보여주는 도면,
도 6은 누설전류와 teq(SiO2환산막두께)와의 관계를 보여주는 도면,
도 7은 종래의 스택형 MIM용량소자의 제조방법에 관하여 설명하는 단면도,
도 8은 종래의 스택형 MIM용량소자의 제조방법에 관하여 설명하는 단면도,
도 9는 본 발명의 스택형 MIM용량소자의 제조방법에 관하여 설명하는 단면도,
도 10은 본 발명의 스택형 MIM용량소자의 제조방법에 관하여 설명하는 단면도,
도 11은 본 발명의 스택형 MIM용량소자의 제조방법에 관하여 설명하는 단면도,
도 12는 본 발명의 스택형 MIM용량소자의 제조방법에 관하여 설명하는 단면도,
도 13은 본 발명의 스택형 MIM용량소자의 제조방법에 관하여 설명하는 단면도,
도 14는 본 발명의 스택형 MIM용량소자의 제조방법에 관하여 설명하는 단면도,
도 15는 ALD장치를 이용하여 TiN막을 형성하는 처리를 설명하는 흐름도,
도 16은 평판형 용량소자의 단면도,
도 17은 상자형 용량소자의 단면도,
도 18은 본 발명의 제4의 실시의 형태에 걸리는 반도체장치의 일부단면도이다.
도 19는 종래의 박막커패시터의 전극간전압(Vp)과 누설전류와의 관계를 보여주는 도면,
도 20은 종래의 디커플링콘덴서를 설명하는 도면,
도 21은 종래의 디커플링콘덴서를 설명하는 도면.
본 발명은, ZrO2, HfO2, (Zrx, Hf1-x)O2(0<x<1), (Zry, Ti1-y)O2(0<y<1), (Hfz, Ti1-z)O2(0<z<1), 또는 (Zrk, Til, Hfm)O2(0<k,l,m<1 이고 k+l+m=1)의 적어도 하나로부터 선택된 재료를 용량절연막으로 한 MIM(Metal-Insulator-Metal)구조의 용량을 갖는 것을 특징으로 한다.
또한, 본 발명은, 게이트전극 및 소스/드레인확산층들이 고융점금속에 의해 실리사이드화된 트랜지스터를 갖는 반도체장치로서, 상기 소스/드레인확산층들 위에 형성된 절연막 상에, ZrO2, HfO2, (Zrx, Hf1-x)O2(0<x<1), (Zry, Ti1-y)O2(0<y<1),(Hfz, Ti1-z)O2(0<z<1) 또는 (Zrk, Til, Hfm)O2(0<k,l,m<1 이고 k+1+m=1)의 적어도 하나로로부터 선택된 재료를 용량절연막으로 한 MIM구조의 용량을 갖는 것을 특징으로 한다.
또한, 본 발명은, 배선 상에 절연막을 개재하여 ZrO2, HfO2, (Zrx, Hf1-x)O 2 (0<x<1), (Zry, Ti1-y)O2(0<y<1), (H fz, Ti1-z) O2 (0<z<1) 또는 (Zrk, Til, Hfm)O2(0<k,l,m<1 또 k+1+m=1)의 적어도 하나로부터 선택된 재료를 용량절연막으로 한 MIM구조의 용량을 갖는 것을 특징으로 한다.
또한, 본 발명은, 용량의 하부전극을 형성하고, 상기 하부전극 상에 원자층성장법에 의해 ZrO2, HfO2, (Zrx, Hf1-x)O2(0<x<1), (Zry, Ti1-y)O2(0<y<1), (Hfz, Ti1-z)O2(0<z<1) 또는 (Zrk, Til, Hfm)O2(0<k,l,m<1 이고 k+l+m=1)의 적어도 하나로부터 선택된 재료로 이루어진 용량절연막을 형성하고, 상기 용량절연막의 형성 후에 원자층성장법에 의한 형성온도이상으로 열처리를 하는 것을 특징으로 한다.
또한, 본 발명은, 상기 용량의 하부전극을 형성하고, 상기 하부전극 상에 원자층성장법에 의해 ZrO2, HfO2, (Zrx, Hf1-x)O2(0<x<1), (Zry, Ti1-y)O2(0<y<1), (Hfz, Ti1-z)O2(0<z<1) 또는 (Zrk, Til, Hfm)O2(0<k,l,m<1 이고 k+l+m=1)의 적어도 하나로부터 선택된 재료로 이루어진 용량절연막을 형성하고, 상기 용량절연막의 형성 후에 원자층성장법에 의한 형성온도이상으로, 또 고융점금속에 의해 실리사이드화된 상기 게이트전극 및 소스/드레인확산층들에서 고융점금속실리사이드가 응집하지 않는 온도이하로 열처리를 하는 것을 특징으로 한다.
또한, 본 발명은, 상기 용량의 하부전극을 형성하고, 상기 하부전극 상에 원자층성장법에 의해 ZrO2, HfO2, (Zrx, Hf1-x)O2(0<x<1), (Zry, Ti1-y)O2(0<y<1), (Hfz, Ti1-z)O2(0<z<1) 또는 (Zrk, Til, Hfm)O2(0<k,l,m<1 이고 k+l+m=1)의 적어도 하나로부터 선택된 재료로 이루어진 용량절연막을 형성하고, 또 상기 용량절연막 상에 상부전극을 형성하는 것을 특징으로 한다.
다음으로, 본 발명의 실시예들을 도면을 참조하고 설명한다.
도 1은, 본 발명의 제1실시예에 따른 박막커패시터의 구조를 보여주는 도면이다. 본 발명의 제1실시예는, MIM(Metal-Insulator-Metal)구조의 박막커패시터를 구비한 반도체장치이고, 박막커패시터는, 하부전극(1), 용량절연막(2), 및 상부전극(3)을 가지며, 상부전극(3) 및 하부전극(1)은, TiN, Ti, W, WN, Pt, Ir, Ru의 금속 또는 금속질화물 중에서 선택된 적어도 하나의 재료로 이루어지고, 용량절연막(2)은, 원자층성장(Atomic Layer Deposition; 이하, ALD라 함)법에 의해 형성된 ZrO2, HfO2, (Zrx, Hf1-x)O2(0<x<1), (Zry, Ti1-y)O2(0<y<1), (Hfz, Ti1-z)O2(0<z<1) 또는 (Zrk, Til, Hfm)O2(0<k,l,m<1 또 k+l+m=1) 중에서 선택되는 적어도 하나의 재료로 이루어진다.
또, (ZrS, Hf1-x)O2(0<x<1)는, Zr와 Hf와의 고용체(固溶??)의 산화물이며, (Zry, Ti1-y)O2(0<y<1)는, Zr와 Ti와의 고용체의 산화물이며, (Hfz, Ti1-z)O2(0<z<1)는, Hf와 Ti와의 고용체의 산화물이고, (Zrk, Til, Hfm)O2(0<k,1,m<1 또 k+l+m=1)는, Zr와 Ti와 Hf와의 고용체의 산화물이다.
여기서는, 용량절연막이 ZrO2로 이루어지는 경우의 박막커패시터의 제조방법에 관하여 설명한다. 우선, TiN, Ti, W, WN, Pt, Ir, Ru로 된 군 중에서 선택되는 적어도 하나의 재료를 이용하여, PVD법, CVD 법 또는 ALD법에 의해 5∼50㎚의 막두께의 하부전극박막을 형성하여 하부전극(1)을 형성한다.
다음으로, ALD법에 의해 ZrO2박막으로 이루어진 용량절연막을 형성한다. 도 2는 ALD장치를 이용하여 ZrO2박막을 형성하는 처리를 설명하는 흐름도이다.
ZrO2박막의 형성에는, Zr원료로서 ZrC14를 사용하고, 산소재료로서 H2O를 사용한다. 막형성온도는 200∼400℃로 한다.
우선, ALD장치의 챔버 내에 ZrCl4를 원료로서 공급하여, 하부전극박막의 표면에서 반응을 일으켜 1원자층만 성장시킨다. 다음으로, ZrCl4의 공급을 중지하여 챔버 속에 Ar나 N2로 대표되는 불활성기체를 정화기체(purge gas)로서 넣어 과잉의 미반응 ZrCl4를 제거한다.
그 다음에는, H2O를 공급하여 기판 상에 성장된 Zr를 종단하고 있는 Cl기를 H2O 중의 OH기와 치환한다. 이 때, 반응부산물로서 HCl가 발생한다. 다음에, H2O의 공급을 정지하여, Ar나 N 2에 대표되는 불활성기체를 정화기체로서 도입하여, 미반응H2O 및 반응부산물인 HCl를 제거하고, 정화기체를 정지한다.
그 다음, ZrCl4를 다시 한번 공급하여, 1원자층만 성장시킨다. ZrCl4의 공급을 정지하고 정화기체를 도입하는 것에 의해 미반응 ZrCl4와 반응부산물 HCl를 제거한다.
이와 같이, ZrCl4공급, 정화, H2O 공급 및 정화의 일련의 사이클을 소망의 회수만 순차 반복하는 것으로 5∼15㎚의 막두께의 ZrO2로 이루어진 용량절연막(2)을 얻는다.
ZrO2박막을 형성한 후, TiN, Ti, W, WN, Pt, Ir, Ru로 된 군 중에서 선택되는 적어도 하나의 재료를 이용하여, PVD법, CVD 법 또는 ALD법에 의해 5∼50㎚의 막두께의 상부전극박막을 형성하고 소망의 형상으로 가공하여 하부전극(3)을 형성하는 것으로써, 박막커패시터를 얻는다.
이렇게 하여 형성된 박막커패시터에서는, 전기절연성이 높고, 유전율이 큰 재료인 ZrO2박막을 용량절연막에 이용하고 있고, ZrO2를 박막으로 하여도 누설전류의 증가가 작기 때문에, 누설전류 는 낮고 또 고용량으로 된다.
또한, ZrO2박막의 형성을 ALD법으로 함으로써, 낮은 온도에서의 막형성과 산화분위기 중에서의 포스트어닐처리의 공정이 생략될 수 있기 때문에, 하부전극의 산화에 의한 용량저하, 누설전류의 증가, 수율의 저하가 막을 수 있다.
도 3은, 용량절연막에 ZrO2를 이용하고 상부전극과 하부전극에 TiN을 이용할 때의 박막커패시터의 전극간전압(Vp)과 누설전류간의 관계를 보여주는 도면이다. 도 21에 보인 용량절연막에 Ta2O5를 이용하는 박막커패시터에 비하여, 명백히 누설전류가 감소하고 있는 것을 알 수 있다.
또, 전술한 실시예에서는, ALD법에 의해 막을 형성하는 용량절연막을 ZrO2로 하였지만, 용량절연막을 HfO2, (Zrx, Hf1-x)O2(0<x<1), (Zry, Ti1-y)O2(0<y<1), (Hfz, Ti1-z)O2(0<z<1) 또는 (Zrk, Til, Hfm)O2(0<k,l,m<1 또 k+1+m=1)의 적어도 하나로부터 선택된 재료로 한 경우도 같은 효과가 얻어진다.
HfO2를 용량절연막으로 하는 경우에는, Hf원료로 HfCl4를 이용하고, 산소재료로 H2O를 이용한다.
(Zrx, Hf1-x)O2를 용량절연막으로 하는 경우에는, Zr원료로 ZrCl4를 이용하며, Hf원료로 HfCl4를 이용하고, 산소재료로 H2O를 이용한다.
(Zry, Ti1-y)O2를 용량절연막으로 하는 경우에는, Zr원료로 ZrCl4를 이용하며, Ti원료로 TiCl4를 이용하고, 산소재료로 H2O를 이용한다.
(Hfz, Ti1-z)O2를 용량절연막으로 하는 경우에는, Hf원료로 HfCl4를 이용하며, Ti원료로 TiCl4를 이용하고, 산소재료로 H2O를 이용한다.
(Zrk, Til, Hfm)O2를 용량절연막으로 하는 경우에는, Zr원료로 ZrCl4를 이용하며, Ti원료로 TiCl4를 이용하고, Hf원료에 HfCl4를 이용하고, 산소재료로 H2O를 이용한다.
다음으로, 본 발명의 제2실시예에 관해서 설명한다.
제2실시예는, ALD법에 의해 형성된 ZrO2, HfO2, (Zrx, Hf1-x)O2(0<x<1), (Zry, Ti1-y)O2(0<y<1), (Hfz, Ti1-z)O2(0<z<1) 또는 (Zrk, Til, Hfm)O2(O<k,l,m<1 또 k+l+m=1)중에서 선택된 적어도 하나의 재료를 용량절연막으로 한 MIM구조의 박막커패시터에서, 용량절연막의 형성 후에 어닐처리를 하는 것이다.
제1실시예에 따른 ZrO2, HfO2, (Zrx, Hf1-x)O2(0<x<1), (Zry, Ti1-y)O2(0<y<1), (Hfz, Ti1-z)O2(0<z<1) 또는 (Zrk, Til, Hfm)O2(0<k,l,m<1 또 k+l+m=1) 중에서 선택된 적어도 1하나의 재료를 용량절연막으로 한 MIM구조의 박막커패시터는, 용량절연막에 Ta2O5를 이용한 박막커패시터와의 비교하여, 누설전류가 낮고 또 고용량이고, DRAM셀의 커패시터에 충분히 적용될 수 있지만, 용량절연막을 박막화 하였을 때의 용량증가가 작고(teq감소가 작음), 누설전류는 증가하여 버린다.
도 4는, 용량절연막에 ZrO2를 이용하고 상부전극 및 하부전극에 TiN을 이용했을 때의 teq(S iO2환산막두께)와 실제 막두께와의 관계를 보여주는 도면이고, 도 4에 보인 것같이, 저유전율층의 기여분에 의한 용량저하를 알 수 있다.
이것은, ZrO2박막의 형성 직후에는, 결정성이 낮은 ZrO2계면층이 존재하여, 이 층이 저유전율층으로서 기능하기 때문에, 박막화하더라도 저유전율층의 기여분이 크고, 커패시터 전체의 용량값을 증가시키지 않기 때문이다. 한편, 누설전류는 박막화에 의해 증가하여 버린다.
이것에 대하여, 본 발명의 제2실시예에서는, 제1실시예에 의해 형성한 박막커패시터, 즉, ALD법에 의해 생성된 ZrO2박막을 용량절연막으로 하는 MIM구조의 박막커패시터에서, ZrO2박막의 형성 후에 300∼700℃로 어닐처리를 행하여, 박막커패시터의 추가의 고용량과 낮은 누설전류를 실현하고 있다.
전술한 바와 같이, 금속전극 상에 ALD법으로 ZrO2층을 형성한 것만으로도 DRAM셀의 커패시터로서 사용할 수 있지만, DRAM의 미세화, 고집적화의 요구에 대응하기 위해서는, 더욱 고용량이고 낮은 누설전류가 얻어지는 것이 바람직하다.
본 발명자들은, 금속전극상에 ALD법으로 ZrO2층을 형성한 것만으로는 하부전극/ZrO2계면에, ZrO2층이 비정질(amorphous)화하고 있는 영역이 존재하고, 이 때문에 ZrO2를 용량절연막으로 하는 MIM박막커패시터 본래의 특성이 얻어지지 않는 것을 밝혀내었다. 즉, 비정질층이 MIM박막커패시터 내에서 저유전율층으로서 기능하기 때문에, 얻어지는 용량값은 저하하여 버린다.
더욱이, 본 발명자들은, 이 비정질화층이, ZrO2층 형성 후, 어닐처리를 하는것으로써 결정화되는 것을 확인하였다. 이 결정화에 의해 ZrO2층은 균질화되어, 전술한 저유전율층이 제거되기 때문에, 어닐처리가 없는 경우보다 고용량이고 저누설전류가 얻어지는 것도 확인하였다.
예를 들면, TiN으로 이루어진 하부전극 상에, ALD법에 의해 ZrO2용량절연막을 200∼400℃로 형성한다. 다음에, 예컨대 TiN으로 이루어진 상부전극을 형성하고 소망의 형상으로 가공하는 것에 의해 MIM박막커패시터를 얻는다. 그 후, 얻어진 박막커패시터를 ZrO2층의 형성온도 이상의 온도, 즉 300∼700℃로 어닐처리를 한다.
또한, 상기 비정질층은, 용량절연막 형성 시에 형성되는 것이고, 상기 어닐처리는 용량절연막 형성 후이면 좋고, 용량절연막 형성 직후라도 상부전극 형성 후라도 동일한 효과가 얻어진다.
또한, 어닐처리 시의 분위기는 묻지 않지만, 하부전극재료의 산화에 의한 특성열화를 일으키기 않는 비산화성분위기, 즉 N2, Ar, He, 포밍가스(H2+ N2) 등이 바람직하다.
도 5는, 용량절연막에 ZrO2를 이용하고 상부전극 및 하부전극에 TiN을 이용했을 때의 teq(SiO2환산막두께)와 실제막두께와의 관계를 보여주는 도면이다. 도 5에 보인 것 같이 어닐처리를 하면, 저유전율층기여분이 없다는 것을 알 수 있다.는 어닐처리를 행하지 않은 박막커패시터의 경우, 즉, 도 4와 동일한 것을 나타내며,는 수소와 질소의 혼합기체로 어닐처리를 한 박막커패시터를 나타내고, △는 질소만으로 어닐처리를 한 박막커패시터를 나타낸다.
도 6은 용량절연막에 ZrO2를 이용하고 상부전극 및 하부전극에 TiN을 이용한 때의 누설전류와 teq(SiO2환산막두께)와의 관계를 보여주는 도면이다. 도 6에서,는 어닐처리를 행하지 않은 박막커패시터의 경우를 나타내며, □는 수소와 질소의 혼합기체로 어닐처리를 한 박막커패시터를 나타내고, △는 질소만으로 어닐처리를 한 박막커패시터를 나타낸다. 이 도면에서, 수소와 질소의 혼합기체로 어닐처리를 한 경우와, 질소만으로 어닐처리를 한 경우에서는, 거의 동일한 누설전류값을 나타내고, 열처리만이 유효하고, 어닐의 분위기에는, 영향받지 않는 것을 알 수 있다.
전술한 바와 같이, 제2실시예에 따른 박막커패시터에서는, ZrO2박막 형성 직후에 존재하는 저유전율층(결정성이 낮은 ZrO2계면층)이, 어닐처리에 의해 결정성이 향상되고 저유전율층으로서 기능하지 않게 되기 때문에 용량값이 증가한다(teq는 감소한다). 또한, ZrO2막의 모든 영역에서 결정성이 양호하게 되기 때문에 누설전류도 감소한다.
또, 전술한 실시예에서는, 용량절연막을 ZrO2로 하였지만, 용량절연막을 HfO2, (Zrx, Hf1-x)O2(0<x<1), (Zry, Ti1-y)O2(0<y<1), (Hfz, Ti1-z)O2(0<z<1) 또는 (Zrk, Til, Hfm)O2(0<k,l,m<1이고 k+l+m=1) 중에서 선택된 적어도 하나의 재료로 한 경우도 같은 효과가 얻어진다.
또한, 게이트전극 및 소스/드레인확산층영역이 고융점금속에 의해 실리사이드화된 트랜지스터를 갖는 반도체장치에 제2실시예에 따른 박막커패시터를 형성하는 경우, 어닐조건은, ALD법에 의한 ZrO2층 형성온도이상에서, 그리고 고융점금속에 의해 실리사이드화된 상기 게이트전극 및 소스/드레인확산층영역에서 고융점금속실리사이드가 응집하지 않는 온도이하에서, 열처리를 할 필요가 있다. 실리사이드의 응집은, 면적이 작은 영역, 즉 소스/드레인확산층영역보다 게이트전극에서 현저하게 되고, 예를 들면, 게이트길이 O.15㎛ 세대의 디바이스에서, 응집온도는 약 600℃이다. 이 경우, 어닐조건은 ALD법에 의한 ZrO2층 형성온도이상에서 그리고 600℃이하로 된다.
다음으로, 본 발명의 제3실시예에 관해서 설명한다.
제3실시예는, DRAM, 또는 동일 칩에 논리부와 메모리부를 탑재한 논리혼재DRAM의 스택형 MIM(Metal-Insulator-Metal)용량소자에서, ALD장치를 이용하여 ALD법에 의해 하부전극, 용량절연막, 상부전극을 연속 형성하는 것이다.
우선, 종래의 DRAM, 논리혼재DRAM의 스택형 MIM용량소자의 제조방법에 관해서 설명한다. 도 7에 보인 것같이, 트랜지스터를 형성하고 용량접촉(11)을 형성한 후, 실린더층간막(12)을 형성한다. 다음에, 리소그래피기술을 이용하여 실린더층간막(12)을 개구하고, 그 후, 개구부에 하부전극(금속, 13)의 막을 형성한다. 다음에, 개구부를 레지스트(14)로 보호하여, 층간막상의 부분만 에치백 또는 CMP(Chemical Mechanical Polishing) 등으로 제거하여, 각 용량소자들을 분리한다.다음에, 도 8에 보인 것같이, 용량절연막(15), 상부전극(16)을 형성하여, 공통전극배선(용량판)의 패터닝을 행한다.
이 종래의 스택형 MIM용량소자의 제조방법에서는, 하부전극 가공 시에 하부전극이 되어야 할 부분이 식각되지 않도록, 실린더 내를 레지스트로 보호할 필요가 있다. 이 레지스트의 박리방법으로서, 하부전극을 폴리실리콘으로 형성하고 있는 MIS(Metal-Insulator-silicon)용량의 경우에는, 산(酸)박리를 이용하는 것이 가능하지만, 하부전극을 TiN 등의 금속으로 형성하는 MIM구조의 용량의 경우에는, 산박리(SPM(Sulfuric acid-Peroxide Mixture; 황산-과산화수소수혼합용액)박리)에 의한 레지스트 제거가 불가능하고, 이것 때문에 플라즈마박리 + 유기박리에 의해 행한다. 이 방법에서는, 식각 시에 발생하는 퇴적물이나 포토레지스트의 박리잔재물를 완전히 제거하는 것이 곤란하다.
또한, 종래의 스택형 MIM용량소자의 제조방법에서는, 하부전극가공 시 및 레지스트박리 시의 하부전극표면으로의 플라즈마손상 회피가 곤란하다. 또한, 청정실(clean room)대기중의 카본 등의 불순물이 하부전극표면에 부착하기 때문에, 하부전극과 용량절연막과의 계면을 양호하게 유지하는 것이 곤란하고, 용량막 특성이 열화하는 원인이 된다.
이에 대하여, 본 발명의 제3실시예에서, 상부전극 및 하부전극은, TiN, Ti, W, WN, Pt, Ir, Ru의 금속 또는 금속질화물 중에서 선택되는 적어도 하나의 재료로 이루어지고, 용량절연막은, ZrO2, HfO2, (Zrx, Hf1-x)O2(0<x<1), (Zry, Ti1-y)O2(0<y<1), (Hfz, Ti1-z)O2(0<z<1) 또는 (Zrk, Til, Hfm)O2(O<k,l,m<1 그리고 k+l+m=1) 중의 적어도 하나의 선택된 재료로 이루어진 MIM구조의 용량에서, 하부전극ㆍ용량절연막ㆍ상부전극을 ALD장치를 이용하여 ALD법에 의해 동일 장치 내에서 연속적으로 형성한다. 이것에 의해, 하부전극과 용량절연막의 계면의 상태를 양호하게 유지할 수 있다.
다음으로, 제3실시예에 따른 DRAM, 논리혼재DRAM의 스택형 MIM용량소자의 제조방법에 관해서, 도 9 내지 도 14의 제조공정단면도들을 이용하여 상세히 설명한다. 여기서는, 스택형 용량소자들 중 실린더형 용량소자에 관하여, 상부전극 및 하부전극에 TiN을 이용하고 용량절연막에 ZrO2를 이용하는 경우에 관해서 설명한다.
우선, 도 9(a)에 보인 것같이, 기판(21)상에, 소자분리영역(22)을 형성하고, 도시하지 않은 게이트절연막을 개재하여 게이트전극(23)을 형성한 후, 기판(21)의 표면영역 내에 소스/드레인확산층들(24)을 형성한다. 이 게이트전극(23)은 DRAM의 워드선을 구성하는 것이다. 다음에, 게이트전극(23)에 측벽(25)을 형성한 후, 게이트전극(23) 위 및 소스/드레인확산층들(24)을 코발트(Co) 또는 니켈(Ni)로 실리사이드화 하여 트랜지스터를 형성한다.
다음으로, 도 9(b)에 보인 것처럼, 이 트랜지스터 상에 게이트상층간막(26)을 형성하여, 계속해서, 게이트상층간막(26)의 표면을 평탄화한다. 다음에, 도 9(c)에 보인 것처럼, 게이트상층간막(26)에, 리소그래피기술을 이용하여 소스/드레인확산층들(24)에 도달하는 셀접촉(용량접촉부; 27)과 셀접촉(비트접촉; 28)을 개구하고, 개구 내를 텅스텐(W)으로 채워, 텅스텐플러그를 형성한다.
다음에, 도 9(d)에 보인 것처럼, 게이트상층간막(26)과 셀접촉들(27 및 28)상에 비트선(29)을 형성하여, 셀접촉(28)내의 텅스텐플러그와 비트선(29)을 접속한다. 다음에, 도 10(e)에 보인 것처럼, 비트선(29)상에 비트선상층간막(30)을 형성하고, 계속해서, 비트선상층간막(30)의 표면을 평탄화한다.
다음에, 도 10(f)에 보인 것처럼, 비트선상층간막(30)에 리소그래피기술을 이용하여 셀 접촉(27)에 도달하는 용량접촉(31)을 개구하고, 개구 내를 텅스텐으로 채워, 텅스텐플러그를 형성한다. 계속해서, 도 11(g)에 보인 것처럼, 비트선상층간막(30) 및 용량접촉(31)상에 실린더층간막(32)을 형성한다. 다음에, 도 11(h)에 보인 것처럼, 실린더층간막(32)에 리소그래피기술을 이용하여 용량접촉(31)에 도달하는 실린더(33)를 개구한다.
다음에, 도 12(i)에 보인 것처럼, ALD장치를 이용하여, TiN으로 이루어진 하부전극(34), ZrO2로 이루어진 용량절연막(35), TiN으로 이루어진 상부전극(36a)을 동일 장치 내에서 대기에 개방하는 일없이, 연속으로 형성한다.
도 15는, ALD장치를 이용하여 하부전극(34), 상부전극(36a)이 되는 TiN막을 형성할 때의 처리를 설명하는 흐름도이다.
TiN막의 형성에는, 원료기체로서 TiCl4와 NH3을 이용한다. 막형성온도는 300∼500℃로 한다.
우선, ALD장치의 챔버 내에 TiCl4를 공급한다. 그렇게 하면, 실린더내의 실린더층간막(32)의 표면에 1 원자층만 반응이 일어난다. 다음에, TiCl4의 공급을 정지하여 챔버 속에 정화기체를 넣어 과잉의 미반응 TiCl4를 제거한다.
그 후, NH3을 공급하여, 기판 상에 성장된 Ti를 종단하고 있는 Cl기를 NH2기와 치환한다. 이 때, 반응부산물로서 HCl이 발생한다. 다음에, NH3의 공급을 정지하여, Ar 또는 N2등의 불활성기체를 정화기체로서 도입하여, 미반응의 NH3및 반응부산물인 HCl를 제거한다.
그 후, TiCl4의 공급에 의한 Ti층 성장, TiCl4정지, 정화기체도입에 의한 미반응 TiCl4및 반응부산물 HCl 제거, 정화기체 정지, 및 NH3공급의 순서를 순차 되풀이한다.
이와 같이, TiCl4공급, 정화, NH3공급 및 정화의 일련의 사이클을 소망의 횟수만 순차 반복하는 것으로 5∼50㎚ 막두께의 TiN으로 이루어진 하부전극(34)을 얻는다.
다음에, 도 2에 보인 것처럼, 제1실시예에서의 ZrO2박막의 형성과 마찬가지로, ZrCl4와 H2O를 교대로 공급하여 ZrO2로 이루진 5∼15㎚ 막두께의 용량절연막(35)을 형성한다.
게다가, 하부전극(34)의 형성과 마찬가지로, 도 5에 보인 TiCl4와 NH3의 공급을 교대로 되풀이하는 처리를 행하여, 5∼50㎚ 막두께의 TiN으로 이루어진 상부전극(36a)을 형성한다.
또, 도 12(i)에서는, 상부전극(36a)상에 추가로 텅스텐으로 이루어진 상부전극(36b)을 형성하여 상부전극을 TiN과 W의 2층으로 형성하고 있다. 이 경우, 텅스텐(W)은, ALD법을 이용하여 형성하지 않고, 통상의 CVD법, 스퍼터법을 이용하여 형성하여도 좋다. ALD법에서는 기체를 교대로 도입할 수밖에 없어 시간이 걸리기 때문에, CVD법, 스퍼터법을 이용하는 편이 디바이스를 양산하기에 효과적이다.
이것은 하부전극(34)에도 이야기될 수 있는 것이고, 하부전극(34)의 모두를 ALD법으로 형성하는 것은 아니고, 최초에, 예컨대, 스퍼터법으로 형성하여 두고, 계면에 상당하는 부분을 ALD법으로 형성하여, 그 위에 용량절연막(35), 상부전극(36a)을 연속적으로 형성하여도 좋다.
하부전극(34) 및 상부전극(36a)은, 용량절연막(35)과의 계면부분만을 ALD법에 의해 형성하면 충분하기 때문에, ALD법에 의해 형성해야 할 하부전극 및 상부전극의 막두께들은, 적어도 1 원자층이상이면 좋다. 하부전극(34) 및 상부전극(36a)은, 용량절연막(35)과의 계면부분만을 ALD법에 의해 적어도 1원자층이상 형성하고, 나머지를 CVD법, 스퍼터법을 이용하여 형성하고, 전체 막두께를 5∼50㎚으로 하여도 좋다.
다음에, 도 12(j)에 보인 것처럼, CMP, 에치백, 리소그래피기술에 의한 패터닝 등의 방법을 이용하여 하부전극(34), 용량절연막(35), 상부전극(36)으로 이루어진 실린더형 셀용량소자(37)를 분리한다. 이어서, 도 13(k)에 보인 것처럼, 상부전극(36)과 하부전극(34)을 분리하기 위한 절연막(38)을 형성한다.
다음에, 도 13(l)에 보인 것처럼, 절연막(38)을 상부전극(36)상에만 개구한다. 이 때, 개구부(39)가 하부전극(34)에 접촉하지 않도록 한다. 이어서, 도 14(m)에 보인 것처럼, 공통배선(40)을 형성하여 상부전극(36)을 공통배선(40)에 접속한다. 또, 도 14(n)에 보인 것처럼, 공통배선(40)상에 층간절연막(41)을 형성하고, 층간절연막(41)상에 제1층째의 배선인 하나의 금속(42)을 형성한다.
이 제3실시예에서는, 원자층레벨에서 막의 조성의 제어가 가능한 ALD장치를 이용하여 하부전극, 용량절연막, 상부전극을 동일 장치 내에서 연속으로 형성하기 때문에, 하부전극가공 시나 레지스트박리 시 등에 생기는 하부전극표면으로의 화학적 또는 물리적 손상을 완전히 막을 수 있다. 게다가, 청정실 내의 대기 중에 들어있는 카본의 하부전극 및 용량절연막표면으로의 부착을 억제할 수 있다. 또한, 이러한 이유들에 의해, 하부전극과 용량절연막과의 계면상태, 및 용량절연막과 상부전극과의 계면상태를 양호하게 유지하는 것이 가능하다. 또한, 하부전극과 용량절연막과의 계면을 양호하게 유지할 수 있기 때문에, 용량값의 저하와 용량막 누설의 증가를 억제할 수 있다.
또, MIM구조의 용량소자를 형성한 후에, 제2실시예에 따른 커패시터와 마찬가지로 어닐처리를 함으로써, 더욱 고용량이고 낮은 누설전류의 용량을 실현할 수 있다. 이 경우, 어닐조건으로서, ALD법에 의한 ZrO2층 형성온도이상에서 그리고 고융점금속에 의해 실리사이드화된 상기 게이트전극 및 소스/드레인확산층영역들에서 고융점금속실리사이드가 응집하지 않는 온도이하에서 열처리를 행한다.
또한, 본 발명은, 실린더형 용량소자에 한정되는 것은 아니고, 평판(planar)형 용량소자 및 상자(box)형 용량소자에도 이용할 수 있다.
도 16은 평판형 용량소자의 단면도이다. 기판(51)에는 소자분리영역(52)이 형성되고, 기판(51)상에는 도시되지 않은 게이트절연막을 개재하여 게이트전극(53)이 형성된다. 또한, 기판(51) 내에는 코발트로 실리사이드화된 소스/드레인영역들(54)이 형성되고, 게이트전극(53)상에 게이트상층간막(55)이 형성된다.
게이트상층간막(55) 내에는 비트접촉(56)이 형성되며, 비트접촉(56)상에 비트선(57)이 형성되고, 비트선(57)상에는 비트선상층간막(58)이 형성된다.
비트선상층간막(58)상에는, ALD장치를 이용하여 연속적으로 형성된 금속 또는 금속질화물로 이루어진 하부전극(59), ZrO2층으로 이루어진 용량절연막(60), 금속 또는 금속질화물로 이루어진 상부전극(61)이 있고, 하부전극(59)은, 게이트상층간막(54) 및 비트선상층간막(58) 내에 형성된 용량 접촉(62)에 접속된다. 또한, 하부전극(59), 용량절연막(60), 상부전극(61)의 측벽들에는, 측벽들(66)이 형성된다.
상부전극(61)상에는, 상부전극(61)을 접속하는 공통배선(63)이 형성되며, 공통배선(63)상에는, 공통배선상층간막(64)을 개재하여 제1층째의 배선인 하나의 금속(65)이 형성된다.
도 17은 상자형 용량소자의 단면도이다. 기판(71)에는 소자분리영역(72)이 형성되고, 기판상(71)에는 도시되지 않은 게이트절연막을 사이에 두고게이트전극(73)이 형성된다. 또한, 기판(71) 내에는 코발트로 실리사이드화된 소스/드레인영역들(74)이 형성되고, 게이트전극(73)상에는 게이트상층간막(75)이 형성된다.
게이트상층간막(75) 내에는 비트접촉(76)이 형성되며, 비트접촉(76)상에는 비트선(77)이 형성되고, 비트선(77)상에는 비트선상층간막(78)이 형성된다. 또한, 게이트상층간막(74) 및 비트선상층간막(78) 내에는 용량접촉(82)이 형성된다.
용량접촉(82)상에는, 텅스텐(W)으로 된 하부전극(79a)이 형성되며, 하부전극(79a) 및 비트선상층간막(78)상에는, ALD장치를 이용하여 연속적으로 형성된 금속 또는 금속질화물로 이루어진 하부전극(79b), ZrO2로 이루어진 용량절연막(80), 금속 또는 금속질화물로 이루어진 상부전극(81)이 있다.
상부전극(81b)상에는, 상부전극(81)과 하부전극(79b)을 절연하기 위한 절연막(86)이 형성되고, 절연막(86)상에는 상부전극(81b)을 접속하는 공통배선(83)이 형성된다. 공통배선(83)상에는, 공통배선상층간막(84)을 사이에 두고 제1층째의 배선인 하나의 금속(85)이 형성된다.
다음에, 본 발명의 제4실시예에 관해서 설명한다.
본 발명의 제4실시예는, 최상배선 상에 절연막을 사이에 두고 MIM구조의 박막커패시터를 갖는 반도체장치에서, 용량절연막을 저온성막이 가능하고 또 산화분위기의 포스트어닐을 요하지 않는 ALD법에 의해 형성하여, 이 MIM구조의 박막커패시터를 전원들 사이의 디커플링콘덴서로서 기능시키는 것이다.
도 18은 본 발명의 제4실시예에 따른 반도체장치의 일부단면도이다. 최상층배선(접지선; 101), 최상층배선(전원선; 102)상에는 층간막(103)이 형성되며, 층간막(103)상에는, 디커플링콘덴서(104)로서 기능하는 하부전극(105), 용량절연막(106), 상부전극(107)이 순차 형성되어 있다. 또한, 하부전극(105)과 최상층배선(접지선; 101)은 접촉(108)을 개재하여 접속되고, 상부전극(107)과 최상층배선(전원선; 102)은 접촉(109)을 개재하여 접속된다.
다음으로, 도 18에 보인 디커플링콘덴서의 제조방법에 관하여 설명한다. 우선, 공지의 제조방법에 기초하여 제작된 논리디바이스의 최상층배선(101)의 바로 위에, 스퍼터법 또는 ALD법에 의해 TiN, Ti, TaN, Ta, W, WN, Pt, Ir, Ru로 구성된 군 중 적어도 하나의 재료로 이루어진 하부전극막을 형성하고, 하부전극막을 소망의 형상으로 가공하여 하부전극(102)을 형성한다.
하부전극(102)을 형성한 후, ALD법에 의해 막형성온도 200∼400℃에서 용량절연막을 형성한다. 이 용량절연막은, ZrO2, HfO2, (Zrx, Hf1-x)O2(0<x<1), (Zry, Ti1-y)O2(0<y<1), (Hfz, Ti1-z)O2(0<z<1) 또는 (Zrk, Til, Hfm)O2(O<k,l,m<1 이고 k+l+m=1)의 적어도 하나로 선택된 재료의 단층막, 또는 적어도 2개 이상의 재료로 이루어진 적층막이다. 다음에, 용량절연막을 소망의 형상으로 가공하여 용량절연막(103)을 형성한다.
그 후, 스퍼터법 또는 ALD법에 의해 TiN, Ti, TaN, Ta, W, WN, Pt, Ir, Ru로 이루어진 군 중의 적어도 하나의 재료로 이루어진 상부전극막을 형성하고, 다음에,소망의 형상으로 가공하여 상부전극(104)을 형성함으로써, 반도체장치 내부에 디커플링콘덴서로서 기능하는 박막커패시터를 얻는다.
또, 도 18에서는, 하부전극을 최상층배선(접지선)에 접속하고 상부전극을 최상층배선(전원선)에 접속하고 있지만, 본 발명은, 이 경우로 한정되는 것은 아니고, 접속관계를 교체하여 하부전극을 최상층배선(전원선)에 접속하고 상부전극을 최상층배선(접지선)에 접속하는 경우도 당연히 동일한 작용을 한다.
또한, 도 18에서는, 디바이스의 최상층배선의 바로 위에 디커플링콘덴서로서 기능하는 박막커패시터를 형성하였지만, 최상층배선 위로 한정되는 것은 아니고, 디바이스의 내부나 하부의 어느 쪽의 장소에라도 좋다.
전술한 바와 같이, 이 제4실시예에서는, 고유전율을 갖는 용량절연막의 형성에 저온성막 또 산화분위기의 포스트어닐을 요하지 않는 특징을 갖는 ALD법을 이용하는 것에 의해, 배선층의 산화에 의한 특성열화, 수율 저하를 야기하지 않고 반도체장치의 내부에 박막커패시터를 형성할 수 있다.
이 박막커패시터를 디커플링콘덴서로서 기능시키는 것에 의해, 종래의 온칩 디커플링콘덴서의 문제를 해결함과 동시에, 온칩 디커플링콘덴서의 이점인 저인덕턴스ㆍ대용량을 실현할 수 있다.
이상 설명한 바와 같이, 본 발명은, MIM구조의 박막커패시터에서, 용량절연막에 ZrO2, HfO2, (Zrx, Hf1-x)O2(0<x<1), (Zry, Ti1-y)O2(0<y<1), (Hfz, Ti1-z)O2(0<z<1) 또는 (Zrk, Til, Hfm)O2(0<k,l,m<1 이고 k+l+m=1)의 적어도 하나로 이루어진 재료를 이용함으로써, 누설전류를 감소시키고, 또 용량값을 증가시킬 수 있다.
또한, 본 발명은, MIM구조의 박막커패시터에서, ZrO2, HfO2, (Zrx, Hf1-x)O2(0<x<1), (Zry, Ti1-y)O2(0<y<1), (Hfz, Ti1-z)O2(0<z<1) 또는 (Zrk, Til, Hfm)O2(0<k,l,m<1 이고 k+l+m=1)의 적어도 하로 이루어진 용량절연막의 형성 후에 추가 어닐처리를 행함으로써, 추가로 누설전류를 감소시키고 또 용량값을 증가시킬 수 있다.
또한, 본 발명은, DRAM 또는 논리혼재DRAM의 스택형 MIM용량소자에서, ALD법에 의해 하부전극, 용량절연막, 상부전극을 연속으로 형성하기 때문에, 게이트전극 및 소스/드레인확산영역들에 형성된 실리사이드층을 열화시키는 일없이, 또 메모리부에 탑재되는 DRAM셀의 용량으로서 충분한 값을 확보(단위면적당 최소용량값 및 단위면적당 최대누설전류값)하는 것이 가능하다.
더욱이, 본 발명은, ZrO2, HfO2, (Zrx, Hf1-x)O2(0<x<1), (Zry, Ti1-y)O2(0<y<1), (Hfz, Ti1-z)O2(0<z<1) 또는 (Zrk, Til, Hfm)O2(0<k,l,m<1 또 k+l+m=1)의 적어도 하나로 이루어진 용량절연막을 갖는 박막커패시터를 반도체장치의 최상배선 상에 형성함으로써, LSI의 고속화에 대응한 낟은 임피던스 그리고 대용량의 온칩디커플링콘덴서를 실현할 수 있다.

Claims (26)

  1. ZrO2, HfO2, (Zrx, Hf1-x)O2(0<x<1), (Zry, Ti1-y)O2(0<y<1), (Hfz, Ti1-z)O2(0<z<1), 또는 (Zrk, Til, Hfm)O2(0<k,l,m<1 이고 k+l+m=1)의 적어도 하나로부터 선택된 재료를 용량절연막으로 한 MIM(Metal-Insulator-Metal)구조의 용량을 갖는 반도체장치.
  2. 제1항에 있어서, 상기 용량의 용량절연막은 원자층성장법(Atomic Layer Deposition)에 의해 형성된 반도체장치.
  3. 제1항에 있어서, 상기 용량의 하부전극 및 상부전극은, TiN, Ti, W, WN, Pt, Ir, Ru의 금속 또는 금속질화물 중에서 선택된 적어도 하나로 이루어진 반도체장치.
  4. 제2항에 있어서, 상기 용량의 하부전극 및 상부전극은, TiN, Ti, W, WN, Pt, Ir, Ru의 금속 또는 금속질화물 중에서 선택된 적어도 하나로 이루어진 반도체장치.
  5. 게이트전극 및 소스/드레인확산층들이 고융점금속에 의해 실리사이드화된 트랜지스터를 갖는 반도체장치로서, 상기 소스/드레인확산층들 위에 형성된 절연막 상에, ZrO2, HfO2, (Zrx, Hf1-x)O2(0<x<1), (Zry, Ti1-y)O2(0<y<1), (Hfz, Ti1-z)O2(0<z<1) 또는 (Zrk, Til, Hfm)O2(0<k,l,m<1 이고 k+1+m=1)의 적어도 하나로로부터 선택된 재료를 용량절연막으로 한 MIM구조의 용량을 갖는 반도체장치.
  6. 제5항에 있어서, 상기 용량의 용량절연막은 원자층성장법에 의해 형성된 반도체장치.
  7. 제5항에 있어서, 상기 용량의 하부전극 및 상부전극은, TiN, Ti, W, WN, Pt, Ir, Ru의 금속 또는 금속질화물 중에서 선택된 적어도 하나로 이루어진 반도체장치.
  8. 제6항에 있어서, 상기 용량의 하부전극 및 상부전극은, TiN, Ti, W, WN, Pt, Ir, Ru의 금속 또는 금속질화물 중에서 선택된 적어도 하나로 이루어진 반도체장치.
  9. 제5항에 있어서, 상기 용량은, DRAM의 셀용량인 반도체장치.
  10. 제9항에 있어서, 상기 DRAM의 셀용량은, 실린더형 구조, 평판(planar)형 구조 및 상자형 구조 중의 하나의 구조를 갖는 반도체장치.
  11. 제10항에 있어서, 상기 실린더형 구조를 갖는 셀용량의 실린더내부는, 최상층이 상부전극으로 덮어지고, 각 상부전극은 공통전극배선으로 접속되는 반도체장치.
  12. 제4항에 있어서, 상기 고융점금속은 코발트 또는 니켈인 반도체장치.
  13. 배선 상에 절연막을 개재하여 ZrO2, HfO2, (Zrx, Hf1-x)O 2 (0<x<1), (Zry, Ti1-y)O2(0<y<1), (H fz, Ti1-z) O2 (0<z<1) 또는 (Zrk, Til, Hfm)O2(0<k,l,m<1 또 k+1+m=1)의 적어도 하나로부터 선택된 재료를 용량절연막으로 한 MIM구조의 용량을 갖는 반도체장치.
  14. 제13항에 있어서, 상기 용량의 용량절연막은 원자층성장법에 의해 형성된 반도체장치.
  15. 제13항에 있어서, 상기 배선은 전원배선 및 접지배선이고, 상기 용량의 하부전극은 상기 전원배선 및 상기 접지배선 중의 어느 하나와 전기적으로 접속되고, 상기 용량의 상부전극은 상기 전원배선과 상기 접지배선 중의 다른 하나와 전기적으로 접속된 반도체장치.
  16. 제14항에 있어서, 상기 배선은 전원배선 및 접지배선이고, 상기 용량의 하부전극은 상기 전원배선 및 상기 접지배선 중의 어느 하나와 전기적으로 접속되고, 상기 용량의 상부전극은 상기 전원배선과 상기 접지배선 중의 다른 하나와 전기적으로 접속된 반도체장치.
  17. 제13항에 있어서, 상기 용량의 하부전극 및 상부전극은, TiN, Ti, TaN, Ta, W, WN, Pt, Ir, Ru 중에서 선택된 적어도 하나로 이루어진 반도체장치.
  18. 제1항 내지 제4항 중 어느 한 항의 반도체장치의 제조방법에 있어서, 상기 용량의 하부전극을 형성하고, 상기 하부전극 상에 원자층성장법에 의해 ZrO2, HfO2, (Zrx, Hf1-x)O2(0<x<1), (Zry, Ti1-y)O2(0<y<1), (Hfz, Ti1-z)O2(0<z<1) 또는 (Zrk, Til, Hfm)O2(0<k,l,m<1 이고 k+l+m=1)의 적어도 하나로부터 선택된 재료로 이루어진 용량절연막을 형성하고, 상기 용량절연막의 형성 후에 원자층성장법에 의한 형성온도이상으로 열처리를 하는 반도체장치 제조방법.
  19. 제5항 내지 제12항 중 어느 한 항의 반도체장치의 제조방법에 있어서, 상기 용량의 하부전극을 형성하고, 상기 하부전극 상에 원자층성장법에 의해 ZrO2, HfO2,(Zrx, Hf1-x)O2(0<x<1), (Zry, Ti1-y)O2(0<y<1), (Hfz, Ti1-z)O2(0<z<1) 또는 (Zrk, Til, Hfm)O2(0<k,l,m<1 이고 k+l+m=1)의 적어도 하나로부터 선택된 재료로 이루어진 용량절연막을 형성하고, 또 상기 용량절연막 상에 상부전극을 형성하는 반도체장치 제조방법.
  20. 제5항 내지 제12항 중 어느 한 항의 반도체장치의 제조방법에 있어서, 상기 용량의 하부전극을 형성하고, 상기 하부전극 상에 원자층성장법에 의해 ZrO2, HfO2, (Zrx, Hf1-x)O2(0<x<1), (Zry, Ti1-y)O2(0<y<1), (Hfz, Ti1-z)O2(0<z<1) 또는 (Zrk, Til, Hfm)O2(0<k,l,m<1 이고 k+l+m=1)의 적어도 하나로부터 선택된 재료로 이루어진 용량절연막을 형성하고, 상기 용량절연막의 형성 후에 원자층성장법에 의한 형성온도이상으로, 또 고융점금속에 의해 실리사이드화된 상기 게이트전극 및 소스/드레인확산층들에서 고융점금속실리사이드가 응집하지 않는 온도이하로 열처리를 하는 반도체장치 제조방법.
  21. 제5항 내지 제12항 중 어느 한 항의 반도체장치의 제조방법에 있어서, 상기 용량의 하부전극을 형성하고, 상기 하부전극 상에 원자층성장법에 의해 ZrO2, HfO2, (Zrx, Hf1-x)O2(0<x<1), (Zry, Ti1-y)O2(0<y<1), (Hfz, Ti1-z)O2(0<z<1) 또는 (Zrk, Til, Hfm)O2(0<k,l,m<1 이고 k+l+m=1)의 적어도 하나로부터 선택된 재료로 이루어진용량절연막을 형성하고, 상기 용량절연막 상에 상부전극을 형성한 후, 원자층성장법에 의한 형성온도이상으로, 또 고융점금속에 의해 실리사이드화된 상기 게이트전극 및 소스/드레인확산층들에서 고융점금속실리사이드가 응집하지 않는 온도이하로 열처리를 하는 반도체장치 제조방법.
  22. 제19항에 있어서, 상기 용량을 DRAM의 셀용량으로 하여, 하부전극, ZrO2, HfO2, (Zrx, Hf1-x)O2(0<x<1), (Zry, Ti1-y)O2(0<y<1), (Hfz, Ti1-z)O2(0<z<1) 또는 (Zrk, Til, Hfm)O2(O<k,l,m<1 이고 k+l+m=1)의 적어도 하나로부터 선택된 재료로 이루어진 용량절연막, 상부전극을 순차로 동일 장치 내에서 연속하여 형성하는 반도체장치 제조방법.
  23. 제20항에 있어서, 상기 용량을 DRAM의 셀용량으로 하여, 하부전극, ZrO2, HfO2, (Zrx, Hf1-x)O2(0<x<1), (Zry, Ti1-y)O2(0<y<1), (Hfz, Ti1-z)O2(0<z<1) 또는 (Zrk, Til, Hfm)O2(O<k,l,m<1 이고 k+l+m=1)의 적어도 하나로부터 선택된 재료로 이루어진 용량절연막, 상부전극을 순차로 동일 장치 내에서 연속하여 형성하는 반도체장치 제조방법.
  24. 제21항에 있어서, 상기 용량을 DRAM의 셀용량으로 하여, 하부전극, ZrO2,HfO2, (Zrx, Hf1-x)O2(0<x<1), (Zry, Ti1-y)O2(0<y<1), (Hfz, Ti1-z)O2(0<z<1) 또는 (Zrk, Til, Hfm)O2(O<k,l,m<1 이고 k+l+m=1)의 적어도 하나로부터 선택된 재료로 이루어진 용량절연막, 상부전극을 순차로 동일 장치 내에서 연속하여 형성하는 반도체장치 제조방법.
  25. 제22항 내지 제24항 중 어느 한 항에 있어서, 실린더형 구조를 갖는 상기 DRAM의 셀용량의 상기 상부전극형성 후에 실린더외측의 하부전극, 용량절연막, 상부전극을 식각 제거하여 실린더형상의 용량을 형성하고, 각 실린더내부에 매설된 상부전극을 공통배선으로 접속하는 반도체장치 제조방법.
  26. 배선 상에 절연막을 개재하여 MIM구조의 용량을 갖는 제1항 내지 제14항 중 어느 한 항의 반도체장치의 제조방법에 있어서, 상기 용량의 하부전극을 형성하고, 상기 하부전극 상에 원자층성장법에 의해 ZrO2, HfO2, (Zrx, Hf1-x)O2(0<x<1), (Zry, Ti1-y)O2(0<y<1), (Hfz, Ti1-z)O2(0<z<1) 또는 (Zrk, Til, Hfm)O2(0<k,l,m<1 이고 k+l+m=1)의 적어도 하나로부터 선택된 재료로 이루어진 용량절연막을 형성하고, 또, 상기 용량절연막 상에 상부전극을 형성하는 반도체장치 제조방법.
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