JP4303709B2 - 半導体装置の製造方法 - Google Patents
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Description
0<z<1)あるいは(Zrk ,Til ,Hfm )O2 (0<k,l,m<1かつk+l+m=1)の少なくとも1つから選ばれる材料から成る。
2,15,35,60,80,97,106 容量絶縁膜
3,16,36,61,81,98,107 上部電極
11 容量コンタクト
12 シリンダー層間膜
14 レジスト
21,51,71 基板
22,52,72 素子分離領域
23,53,73 ゲート電極
24,54,74 ソース/ドレイン領域
25,66 サイドウォール
26,55,75 ゲート上層間膜
27,28 セルコンタクト
29,57,77 ビット線
30,58,78 ビット線上層間膜
31 容量コンタクト
32 シリンダー層間膜
33 シリンダー
37 シリンダー型セル容量素子
38,86 絶縁膜
39 開口部
40,63,83 共通配線
41 層間絶縁膜
42,65,85 1メタル
56,76 ビットコンタクト
62,82 容量コンタクト
64,84 共通配線上層間膜
91 プリント基板
92 LSIチップ
93 積層セラミックコンデンサ
94,101 配線(接地線)
95,102 配線(電源線)
99,104 デカップリングコンデンサ
103 層間膜
108,109 コンタクト
Claims (12)
- 同一チップにロジック部とDRAM部とを形成したロジック混載DRAMであって前記ロジック部がゲート電極およびソース/ドレイン拡散層領域からなる第1トランジスタを有し前記DRAM部がゲート電極およびソース/ドレイン拡散層領域からなる第2トランジスタとMIM(Metal−Insulator−Metal)キャパシタとを有するロジック混載DRAMとしての半導体装置の製造方法であって、
前記第1トランジスタのソース/ドレイン拡散層領域と前記第2トランジスタのソース/ドレイン拡散層領域に高融点金属シリサイド層を形成する工程と、
前記第2トランジスタに形成された高融点金属シリサイド層と接続する金属プラグを形成する工程と、
前記金属プラグと接続する前記MIMキャパシタの金属下部電極を形成する工程と、
前記金属下部電極上に容量絶縁膜であるZrO 2 、HfO 2 、(Zr x ,Hf 1-x )O 2 (0<x<1)、(Zr y ,Ti 1-y )O 2 (0<y<1)、(Hf z ,Ti 1-z )O 2 (0<z<1)あるいは(Zr k ,Ti l ,Hf m )O 2 (0<k,l,m<1かつk+l+m=1)の少なくとも1つから選ばれる材料を原子層成長法(Atomic Layer Deposition)により形成する工程と、
前記容量絶縁膜上に金属上部電極を形成する工程と、
を有する半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、前記第2トランジスタの前記ソース/ドレイン拡散層領域は第1および第2の拡散層領域からなり、
前記第1トランジスタのソース/ドレイン拡散層領域と前記第1および第2の拡散層領域からなる前記第2トランジスタのソース/ドレイン拡散層領域に高融点金属シリサイド層を形成する工程の後、
前記高融点金属シリサイド層上に第1の層間絶縁膜を形成する工程と、
前記第1の層間絶縁膜に、前記第1および第2の拡散層領域に形成された前記高融点金属シリサイド層とそれぞれ接続する第1の金属プラグおよび第2の金属プラグを形成する工程と、
前記第1の層間絶縁膜上に前記第1の金属プラグと接続する金属ビット線を形成する工程と、
前記第1の層間絶縁膜上および前記金属ビット線上に第2の層間絶縁膜を形成する工程と、前記第2の層間絶縁膜に前記第2の金属プラグと接続する第3の金属プラグを形成することにより前記第2の金属プラグと前記第3の金属プラグからなる前記金属プラグを形成する工程と、
前記第2の層間絶縁膜上に前記金属プラグと接続する前記金属下部電極を形成する工程と、
前記金属下部電極上に前記容量絶縁膜を原子層成長法により形成する工程と、
を有する半導体装置の製造方法。 - 前記MIMキャパシタの前記金属下部電極を原子層成長法により形成することを特徴とする請求項1または2に記載の半導体装置の製造方法。
- 前記MIMキャパシタの前記金属上部電極を原子層成長法により形成することを特徴とする請求項1〜3のいずれか1つに記載の半導体装置の製造方法。
- 前記高融点金属シリサイド層をコバルトシリサイドまたはニッケルシリサイドで形成することを特徴とする請求項1〜4のいずれか1つに記載の半導体装置の製造方法。
- 前記MIMキャパシタの前記金属上部電極および前記金属下部電極をTiNで形成することを特徴とする請求項1〜5のいずれか1つに記載の半導体装置の製造方法。
- 前記MIMキャパシタの前記金属上部電極の膜厚が5〜50nmであることを特徴とする請求項1〜6のいずれか1つに記載の半導体装置の製造方法。
- 前記MIMキャパシタがシリンダー型であることを特徴とする請求項1〜7のいずれか1つに記載の半導体装置の製造方法。
- 前記MIMキャパシタの前記金属下部電極の膜厚が5〜50nmであることを特徴とする請求項1〜8のいずれか1つに記載の半導体装置の製造方法。
- 前記容量絶縁膜の膜厚が5〜15nmであることを特徴とする請求項1〜9のいずれか1つに記載の半導体装置の製造方法。
- 前記原子層成長法による前記容量絶縁膜の形成を200〜400℃で行うことを特徴とする請求項1〜10のいずれか1つに記載の半導体装置の製造方法。
- 前記金属上部電極及び前記金属下部電極の膜形成を300〜500℃で行なうことを特徴とする請求項1〜11のいずれか1つに記載の半導体装置の製造方法。
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