JP2005328079A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】 リーク電流を減少させ、かつ容量値を増加させることのできる薄膜キャパシタを提供する。
【解決手段】 上部電極３および下部電極１は、ＴｉＮ，Ｔｉ，Ｗ，ＷＮ，Ｐｔ，Ｉｒ，Ｒｕの金属窒化物中から選ばれる少なくとも１つの材料から成り、容量絶縁膜２は、原子層成長（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ：以下ＡＬＤという）法により形成したＺｒＯ2 、ＨｆＯ2 、（Ｚｒx ，Ｈｆ1-x ）Ｏ2 （０＜ｘ＜１）、（Ｚｒy ，Ｔｉ1-y ）Ｏ2 （０＜ｙ＜１）、（Ｈｆz ，Ｔｉ1-z ）Ｏ2 （０＜ｚ＜１）あるいは（Ｚｒk ，Ｔｉl ，Ｈｆm ）Ｏ2 （０＜ｋ，ｌ，ｍ＜１かつｋ＋ｌ＋ｍ＝１）の少なくとも１つから選ばれる材料から成る。
【選択図】 図1

Description

本発明は、薄膜キャパシタを有する半導体装置およびその製造方法に関する。

従来、汎用ＤＲＡＭでは、メモリセルの容量絶縁膜として高誘電率物質のＴａ2 Ｏ5 が検討されており、この場合、容量の下部電極には、表面に凹凸を形成しやすく（例えば、いわゆるＨＳＧ構造）、単位面積当たりの容量値を大きくできるため、多結晶シリコン層を使うのが一般的である。この多結晶シリコン層の形成には７００〜９００℃程度の高温のプロセス処理が必要である。

一方、同一チップにロジック部とメモリ部を形成するロジック混載ＤＲＡＭでは、ロジック部は、トランジスタの高速化のため、ゲート電極およびソース／ドレイン拡散層領域はＣｏ（コバルト）でシリサイド化する必要がある。

しかし、Ｃｏシリサイド層は、低抵抗化を実現できるが、温度を上げるとＣｏシリサイド層に凝集が発生し、ゲート電極および拡散層の抵抗値が上昇するため、Ｃｏシリサイド層形成以降の工程では、プロセス処理温度を上げることができない。例えば、ゲート長０．１５μｍ世代では約６００度が上限である。

したがって、ロジック混載ＤＲＡＭのメモリ部の容量絶縁膜にＴａ2 Ｏ5 を使い、下部電極に多結晶シリコン層を使おうとすると、多結晶シリコン層の形成には高温のプロセス処理が必要であり、ロジック部のトランジスタが高温プロセスを経ることにより劣化してしまうという問題があるため、ゲート長０．１５μｍ以降の世代では、下部電極に多結晶シリコン層が使えない。そのため、容量の電極を、Ｃｏシリサイドの凝集が起きない５００℃以下の低温形成が可能な金属もしくは金属の窒化物、具体的にはＴｉＮ，ＷあるいはＲｕ等の電極に換えたいという要望がある。

次に、下部電極に金属もしくは金属の窒化物を用い、容量絶縁膜にＴａ2 Ｏ5 を用いた従来の薄膜キャパシタの製造方法について説明する。

ＴｉＮ，ＷあるいはＲｕ等から成る下部電極をＣＶＤ法あるいはＰＶＤ法などにより形成し、次に、熱ＣＶＤ法によりＴａ2 Ｏ5 容量絶縁膜を形成し、次に、Ｔａ2 Ｏ5 キャパシタのリーク電流を低減する目的で、５００℃以上でＲＴＯ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｏｘｉｄａｔｉｏｎ）あるいはＵＶ−Ｏ3 酸化などのポストアニールを行う。この後、例えば、ＴｉＮから成る上部電極をＣＶＤ法あるいはＰＶＤ法などにより形成し、所望の形状に加工することにより、Ｔａ2 Ｏ5 層を容量絶縁膜に用いたＭＩＭ構造の薄膜キャパシタを得る。

図１８は、容量絶縁膜にＴａ2 Ｏ5 を使い、下部電極と上部電極にＴｉＮを用いたときの電極間電圧（Ｖｐ）とリーク電流との関係を示す図である。図１８では、２５℃と、８５℃、１２５℃のときのリーク電流値を示しており、この図からデバイス動作補償温度である８５℃程度以上でのリーク電流が著しく増加することが分かる。

また、ＬＳＩチップでは、ＬＳＩの配線の上層に高誘電薄膜キャパシタを形成し、デカップリングコンデンサとして用いることが検討されている。デカップリングコンデンサは、電源とＬＳＩの配線間に存在する寄生インダクタンス等によって生じる電圧降下を補うために設置される。

従来のデカップリングコンデンサを図１９に示す。従来は図１９に示すように、プリント基板９１に実装されたＬＳＩチップ９２の周辺に積層セラミックコンデンサ９３を多数個配置し、デカップリングコンデンサとして機能させる手法が一般的に用いられている。しかし、積層セラミックコンデンサの共振周波数は約８０ＭＨｚ程度であり、ＬＳＩが数百ＭＨｚ〜数ＧＨｚへと高速化された場合、十分な電荷補償が行えず、デカップリングコンデンサとして機能し得ないという問題が生じている。

図２０は、この問題を解決するために提案された構造である。半導体装置の配線の上層に高誘電薄膜キャパシタを形成し、オンチップデカップリングコンデンサとして用いている。

図２０に示すように、半導体装置の配線（接地線）９４、配線（電源線）９５の直上にＣＶＤ法により下部電極膜／容量絶縁膜／上部電極膜を順次成膜し、所望の形状に加工して下部電極９６、容量絶縁膜９７、上部電極９８からなる薄膜キャパシタを形成し、この薄膜キャパシタをデカップリングコンデンサ９９として機能させている。下部電極９６および上部電極９８にはＴｉＮが用いられ、容量絶縁膜９７にはＴａ2 Ｏ5 が用いられる。なお、リーク電流低減のためにＴａ2 Ｏ5 からなる容量絶縁膜９７の形成後にＵＶ−Ｏ3 アニール（５００℃）を行う。

半導体装置の配線の上層に高誘電薄膜キャパシタを形成し、デカップリングコンデンサとして用いる場合には、オンチップであること、および高誘電キャパシタを用いることにより、低インダクタンスかつ大容量の要求に対応している。

上述のようにＴｉＮ，ＷあるいはＲｕ等を下部電極に用い、Ｔａ2 Ｏ5 を容量絶縁膜に用いた従来の薄膜キャパシタでは、Ｔａ2 Ｏ5 層形成直後ではリーク電流が大きいため酸化雰囲気中でのポストアニールを行う必要があり、このポストアニールにより下部電極層が酸化されて低誘電率層が形成されるため、Ｔａ2 Ｏ5 層を薄膜化しても高容量が得られないという問題がある。

また、ポストアニールによる酸化は下部電極層で凹凸発生や剥離を引き起こすため、歩留まりの低下を引き起こす問題がある。

また、図１８に示すように、室温２５℃では問題のないリーク電流値であっても、８５℃、１２５℃と温度を上げていくに従ってリーク電流が増加してしまい、デバイス動作補償温度で十分な容量特性が確保できないという問題がある。

また、半導体装置の最上層配線の上層に高誘電薄膜キャパシタを形成し、デカップリングコンデンサとして用いる場合には、オンチップであること、および高誘電キャパシタを用いることにより、低インダクタンスかつ大容量の要求に対応しているが、現状では薄膜キャパシタの形成方法に問題がある。

上記薄膜キャパシタの容量絶縁膜として、ＰＶＤ法あるいはＣＶＤ法によるＴａ2 Ｏ5 ，ＳｒＴｉＯ3 ，（Ｂａ，Ｓｒ）ＴｉＯ3 等が提案されている。しかしながら、従来のＰＶＤあるいはＣＶＤによる形成方法では、高い容量値を有する良質な容量絶縁膜を得るために成膜温度を４００℃以上の高温にする必要がある。また、リーク電流減少のために４５０℃以上での酸化雰囲気中でポストアニールを行う必要がある。近年、配線には銅配線が用いられており、このため、配線層の上層にキャパシタを形成する場合に４００℃以上の高温にすると配線層が酸化し、特性劣化、歩留まり低下を引き起こす問題がある。すなわち、従来の薄膜キャパシタ形成手法では、ＬＳＩの高速化に対応した大容量かつ低インダクタンスのオンチップデカップリングコンデンサを実現することができない。

本発明の目的は、同一チップにロジック部とメモリ部を搭載する半導体装置でゲート電極およびソース／ドレイン拡散層領域に形成したシリサイド層の劣化に伴うトランジスタ特性を劣化させることなく、かつ、メモリ部に搭載されるＤＲＡＭセルの容量として高容量かつ低リーク電流を実現できる容量を提供することにある。

さらに、本発明の他の目的は、配線層が形成された以降の工程（すなわち、配線層より上層）で、その容量を形成した半導体装置およびその製造方法を提供することにある。

本発明は、同一チップにロジック部とＤＲＡＭ部とを形成したロジック混載ＤＲＡＭであって前記ロジック部がゲート電極およびソース／ドレイン拡散層領域からなる第１トランジスタを有し前記ＤＲＡＭがゲート電極およびソース／ドレイン拡散層領域からなる第２トランジスタとＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタとを有するロジック混載ＤＲＡＭとしての半導体装置の製造方法であって、前記第１トランジスタのソース／ドレイン拡散層領域と前記第２トランジスタのソース／ドレイン拡散層領域にシリサイド層を形成し、前記第２トランジスタのシリサイド層と前記ＭＩＭキャパシタの金属下部電極を接続する金属プラグを形成し、前記金属下部電極上に容量絶縁膜であるＺｒＯ2 、ＨｆＯ2 、（Ｚｒx ，Ｈｆ1-x ）Ｏ2 （０＜ｘ＜１）、（Ｚｒy ，Ｔｉ1-y ）Ｏ2 （０＜ｙ＜１）、（Ｈｆz ，Ｔｉ1-z ）Ｏ2 （０＜ｚ＜１）あるいは（Ｚｒk ，Ｔｉl ，Ｈｆm ）Ｏ2 （０＜ｋ，ｌ，ｍ＜１かつｋ＋ｌ＋ｍ＝１）の少なくとも１つから選ばれる材料を原子層成長法（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）により形成し、前記容量絶縁膜上に金属上部電極を形成することを特徴とする。

また、本発明は、拡散層領域が第１および第２の拡散層領域からなり、前記第１および第２の拡散層領域にシリサイド層を形成する工程と、第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜に、前記第１および第２の拡散層領域のシリサイド層とそれぞれ接続する第１および第２の金属プラグを形成する工程と、前記第１の層間絶縁膜上に前記第１の金属プラグと接続する金属ビット線を形成する工程と、前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜に前記第２の金属プラグと接続する第３の金属プラグを形成する工程とを行い、前記第２の層絶縁間膜上に前記第３の金属プラグと接続する金属下部電極を形成し、前記金属下部電極上に容量絶縁膜を原子層成長法により形成することを特徴とする。

また、ＭＩＭキャパシタの金属上電極および下部電極はＴｉＮにより形成することが好ましい。

また、本発明は、同一チップにロジック部とＤＲＡＭ部とを形成したロジック混載ＤＲＡＭであって前記ロジック部がゲート電極およびソース／ドレイン拡散層領域からなる第１トランジスタを有し前記ＤＲＡＭがゲート電極およびソース／ドレイン拡散層領域からなる第２トランジスタとＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタとを有するロジック混載ＤＲＡＭとしての半導体装置であり、前記第１トランジスタのソース／ドレイン拡散層領域と前記第２トランジスタのソース／ドレイン拡散層領域にシリサイド層が形成され、前記第２トランジスタのシリサイド層と前記ＭＩＭキャパシタの金属下部電極が金属プラグで接続され、前記ＭＩＭキャパシタの容量絶縁膜がＺｒＯ2 、ＨｆＯ2 、（Ｚｒx ，Ｈｆ1-x ）Ｏ2 （０＜ｘ＜１）、（Ｚｒy ，Ｔｉ1-y ）Ｏ2 （０＜ｙ＜１）、（Ｈｆz ，Ｔｉ1-z ）Ｏ2 （０＜ｚ＜１）あるいは（Ｚｒk ，Ｔｉl ，Ｈｆm ）Ｏ2 （０＜ｋ，ｌ，ｍ＜１かつｋ＋ｌ＋ｍ＝１）の少なくとも１つから選ばれる材料であり、前記容量絶縁膜上に金属上部電極を有することを特徴とする。

また、本発明は、拡散層領域が第１および第２の拡散層領域からなり、前記第１および第２の拡散層領域にシリサイド層が形成され、第１の層間絶縁膜と、前記第１の層間絶縁膜に形成された、前記第１および第２の拡散層領域のシリサイド層とそれぞれ接続する第１および第２の金属プラグと、前記第１の層間絶縁膜上に形成された、前記第１の金属プラグと接続する金属ビット線と、前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、前記第２の層間絶縁膜に形成された、前記第２の金属プラグと接続する第３の金属プラグとを有し、前記第２の層間絶縁膜上に形成された前記ＭＩＭキャパシタの金属下部電極が前記第３の金属プラグと接続され、前記金属下部電極上に容量絶縁膜を有することを特徴とする。

また、ＭＩＭキャパシタの金属上部電極および下部電極材料がＴｉＮであることが好ましい。

以上説明したように、本発明は、ＭＩＭ構造の薄膜キャパシタにおいて、容量絶縁膜にＺｒＯ2 、ＨｆＯ2 、（Ｚｒx ，Ｈｆ1-x ）Ｏ2 （０＜ｘ＜１）、（Ｚｒy ，Ｔｉ1-y ）Ｏ2 （０＜ｙ＜１）、（Ｈｆz ，Ｔｉ1-z ）Ｏ2 （０＜ｚ＜１）あるいは（Ｚｒk ，Ｔｉl ，Ｈｆm ）Ｏ2 （０＜ｋ，ｌ，ｍ＜１かつｋ＋ｌ＋ｍ＝１）の少なくとも１つから成る材料を用いることにより、リーク電流を減少させ、かつ容量値を増加させることができる。

また、本発明は、ＭＩＭ構造の薄膜キャパシタにおいて、ＺｒＯ2 、ＨｆＯ2 、（Ｚｒx ，Ｈｆ1-x ）Ｏ2 （０＜ｘ＜１）、（Ｚｒy ，Ｔｉ1-y ）Ｏ2 （０＜ｙ＜１）、（Ｈｆz ，Ｔｉ1-z ）Ｏ2 （０＜ｚ＜１）あるいは（Ｚｒk ，Ｔｉl ，Ｈｆm ）Ｏ2 （０＜ｋ，ｌ，ｍ＜１かつｋ＋ｌ＋ｍ＝１）の少なくとも１つから成る容量絶縁膜の成膜後にさらにアニール処理を行うことにより、さらにリーク電流を減少させ、かつ容量値を増加させることができる。

また、本発明は、ＤＲＡＭまたはロジック混載ＤＲＡＭのスタック型ＭＩＭ容量素子において、ＡＬＤ法により下部電極、容量絶縁膜、上部電極を連続で形成するため、ゲート電極およびソース／ドレイン拡散領域に形成したシリサイド層を劣化させることなく、かつ、メモリ部に搭載されるＤＲＡＭセルの容量として十分な値を確保（単位面積当たりの最小容量値および単位面積当たりの最大リーク電流値）することができる。

次に、本発明の実施の形態について図面を参照して説明する。

図１は、本発明の第１の実施の形態にかかる薄膜キャパシタの構造を示す図である。本発明の第１の実施の形態は、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造の薄膜キャパシタを備える半導体装置であり、薄膜キャパシタは、下部電極１、容量絶縁膜２、および上部電極３を有し、上部電極３および下部電極１は、ＴｉＮ，Ｔｉ，Ｗ，ＷＮ，Ｐｔ，Ｉｒ，Ｒｕの金属もしくは金属窒化物中から選ばれる少なくとも１つの材料から成り、容量絶縁膜２は、原子層成長（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ：以下、ＡＬＤという）法により形成したＺｒＯ2 、ＨｆＯ2 、（Ｚｒx ，Ｈｆ1-x ）Ｏ2 （０＜ｘ＜１）、（Ｚｒy ，Ｔｉ1-y ）Ｏ2 （０＜ｙ＜１）、（Ｈｆz ，Ｔｉ1-z ）Ｏ2 （
０＜ｚ＜１）あるいは（Ｚｒk ，Ｔｉl ，Ｈｆm ）Ｏ2 （０＜ｋ，ｌ，ｍ＜１かつｋ＋ｌ＋ｍ＝１）の少なくとも１つから選ばれる材料から成る。

なお、（Ｚｒx ，Ｈｆ1-x ）Ｏ2 （０＜ｘ＜１）は、ＺｒとＨｆとの固溶体の酸化物であり、（Ｚｒy ，Ｔｉ1-y ）Ｏ2 （０＜ｙ＜１）は、ＺｒとＴｉとの固溶体の酸化物であり、（Ｈｆz ，Ｔｉ1-z ）Ｏ2 （０＜ｚ＜１）は、ＨｆとＴｉとの固溶体の酸化物であり、（Ｚｒk ，Ｔｉl ，Ｈｆm ）Ｏ2 （０＜ｋ，ｌ，ｍ＜１かつｋ＋ｌ＋ｍ＝１）は、ＺｒとＴｉとＨｆとの固溶体の酸化物である。

ここでは、容量絶縁膜がＺｒＯ2 から成る場合の薄膜キャパシタの製造方法について説明する。まず、ＴｉＮ，Ｔｉ，Ｗ，ＷＮ，Ｐｔ，Ｉｒ，Ｒｕの群中から選ばれる少なくとも１つの材料を用いて、ＰＶＤ法、ＣＶＤ法またはＡＬＤ法により５〜５０ｎｍの膜厚の下部電極薄膜を成膜して下部電極１を形成する。

次に、ＡＬＤ法によりＺｒＯ2 薄膜から成る容量絶縁膜を成膜する。図２は、ＡＬＤ装置を用いてＺｒＯ2 薄膜を成膜する処理を説明するフロー図である。

ＺｒＯ2 薄膜の成膜には、Ｚｒ原料としてＺｒＣｌ4 を使い、酸素材料としてＨ2 Ｏを使う。成膜温度は２００〜４００℃とする。

まず、ＡＬＤ装置のチャンバー内にＺｒＣｌ4 を原料として供給し、下部電極薄膜表面に反応を起こさせて１原子層だけ成長させる。次に、ＺｒＣｌ4 の供給を停止してチャンバーの中にＡｒやＮ2 に代表される不活性ガスをパージガスとして入れて過剰の未反応ＺｒＣｌ4 を除去する。

この後に、今度は、Ｈ2 Ｏを供給して基板上に成長したＺｒを終端しているＣｌ基をＨ2 Ｏ中のＯＨ基と置換する。この際、反応副生成物としてＨＣｌが発生する。次に、Ｈ2 Ｏの供給を停止して、ＡｒやＮ2 に代表される不活性ガスをパージガスとして導入し、未反応Ｈ2 Ｏおよび反応副生成物ＨＣｌを除去し、パージガスを停止する。

この後、ＺｒＣｌ4 をもう一度供給して、１原子層だけ成長させる。ＺｒＣｌ4 の供給を停止し、パージガスを導入することにより未反応ＺｒＣｌ4 と反応副生成物ＨＣｌを除去する。

このように、ＺｒＣｌ4 供給、パージ、Ｈ2 Ｏ供給およびパージの一連のサイクルを所望の回数だけ順次繰り返すことで５〜１５ｎｍの膜厚のＺｒＯ2 からなる容量絶縁膜２を得る。

ＺｒＯ2 薄膜を形成した後に、ＴｉＮ，Ｔｉ，Ｗ，ＷＮ，Ｐｔ，Ｉｒ，Ｒｕの群中から選ばれる少なくとも１つの材料を用いて、ＰＶＤ法、ＣＶＤ法またはＡＬＤ法により５〜５０ｎｍの膜厚の上部電極薄膜を成膜し、所望の形状に加工して下部電極３を形成することで、薄膜キャパシタを得る。

このようにして形成された薄膜キャパシタは、電気絶縁性が高く、誘電率の大きい材料であるＺｒＯ2 薄膜を容量絶縁膜に用いており、ＺｒＯ2 を薄膜にしてもリーク電流増加が小さいため、低リーク電流かつ高容量となる。

また、ＺｒＯ2 薄膜形成をＡＬＤ法で行うことにより、低温成膜かつ酸化雰囲気中でのポストアニールプロセスの工程が省略できるため、下部電極の酸化による容量低下、リーク電流増加、歩留まり低下が防げる。

図３は、容量絶縁膜にＺｒＯ2 を用い、上部電極と下部電極にＴｉＮを用いたときの薄膜キャパシタの電極間電圧（Ｖｐ）とリーク電流との関係を示す図である。図２０に示した容量絶縁膜にＴａ2 Ｏ5 を用いた薄膜キャパシタと比較して、明らかにリーク電流が減少していることが分かる。

なお、上述した実施の形態では、ＡＬＤ法により成膜する容量絶縁膜をＺｒＯ2 としたが、容量絶縁膜をＨｆＯ2 、（Ｚｒx ，Ｈｆ1-x ）Ｏ2 （０＜ｘ＜１）、（Ｚｒy ，Ｔｉ1-y ）Ｏ2 （０＜ｙ＜１）、（Ｈｆz ，Ｔｉ1-z ）Ｏ2 （０＜ｚ＜１）あるいは（Ｚｒk ，Ｔｉl ，Ｈｆm ）Ｏ2 （０＜ｋ，ｌ，ｍ＜１かつｋ＋ｌ＋ｍ＝１）の少なくとも１つから選ばれる材料とした場合も同様の効果が得られる。

ＨｆＯ2 を容量絶縁膜とする場合には、Ｈｆ原料にＨｆＣｌ4 を用い、酸素材料にＨ2 Ｏを用いる。

（Ｚｒx ，Ｈｆ1-x ）Ｏ2 を容量絶縁膜とする場合には、Ｚｒ原料にＺｒＣｌ4 を用い、Ｈｆ原料にＨｆＣｌ4 を用い、酸素材料にＨ2 Ｏを用いる。

（Ｚｒy ，Ｔｉ1-y ）Ｏ2 を容量絶縁膜とする場合には、Ｚｒ原料にＺｒＣｌ4 を用い、Ｔｉ原料にＴｉＣｌ4 を用い、酸素材料にＨ2 Ｏを用いる。

（Ｈｆz ，Ｔｉ1-z ）Ｏ2 を容量絶縁膜とする場合には、Ｈｆ原料にＨｆＣｌ4 を用い、Ｔｉ原料にＴｉＣｌ4 を用い、酸素材料にＨ2 Ｏを用いる。

（Ｚｒk ，Ｔｉl ，Ｈｆm ）Ｏ2 を容量絶縁膜とする場合には、Ｚｒ原料にＺｒＣｌ4 を用い、Ｔｉ原料にＴｉＣｌ4 を用い、Ｈｆ原料にＨｆＣｌ4 を用い、酸素材料にＨ2 Ｏを用いる。

次に、本発明の第２の実施の形態について説明する。

第２の実施の形態は、ＡＬＤ法により形成したＺｒＯ2 、ＨｆＯ2 、（Ｚｒx ，Ｈｆ1-x ）Ｏ2 （０＜ｘ＜１）、（Ｚｒy ，Ｔｉ1-y ）Ｏ2 （０＜ｙ＜１）、（Ｈｆz ，Ｔｉ1-z ）Ｏ2 （０＜ｚ＜１）あるいは（Ｚｒk ，Ｔｉl ，Ｈｆm ）Ｏ2 （０＜ｋ，ｌ，ｍ＜１かつｋ＋ｌ＋ｍ＝１）の少なくとも１つから選ばれる材料を容量絶縁膜としたＭＩＭ構造の薄膜キャパシタにおいて、容量絶縁膜の成膜後にアニール処理を行うものである。

第１の実施の形態に係るＺｒＯ2 、ＨｆＯ2 、（Ｚｒx ，Ｈｆ1-x ）Ｏ2 （０＜ｘ＜１）、（Ｚｒy ，Ｔｉ1-y ）Ｏ2 （０＜ｙ＜１）、（Ｈｆz ，Ｔｉ1-z ）Ｏ2 （０＜ｚ＜１）あるいは（Ｚｒk ，Ｔｉl ，Ｈｆm ）Ｏ2 （０＜ｋ，ｌ，ｍ＜１かつｋ＋ｌ＋ｍ＝１）の少なくとも１つから選ばれる材料を容量絶縁膜としたＭＩＭ構造の薄膜キャパシタは、容量絶縁膜にＴａ2 Ｏ5 を用いた薄膜キャパシタとの比較では、低リーク電流かつ高容量であり、ＤＲＡＭセルのキャパシタに十分に適用できるが、容量絶縁膜を薄膜化していったときの容量増加が小さく（ｔeq減少が小さく）、リーク電流は増加してしまう。

図４は、容量絶縁膜にＺｒＯ2 を用い、上部電極と下部電極にＴｉＮを用いたときのｔeq（ＳｉＯ2 換算膜厚）と実膜厚との関係を示す図であり、図４に示すように、低誘電率層の寄与分による容量低下が見られる。

これはＺｒＯ2 薄膜形成直後では、結晶性の低いＺｒＯ2 界面層が存在し、この層が低誘電率層として機能するため、薄膜化しても低誘電率層の寄与分が大きく、キャパシタ全体の容量値を増加させられないためである。一方、リーク電流は薄膜化により増加してしまう。

これに対し、本発明の第２の実施の形態では、第１の実施の形態により形成した薄膜キャパシタ、すなわちＡＬＤ法により生成したＺｒＯ2 薄膜を容量絶縁膜とするＭＩＭ構造の薄膜キャパシタにおいて、ＺｒＯ2 薄膜の成膜後に３００〜７００℃でアニール処理を行って、薄膜キャパシタの更なる高容量かつ低リーク電流を実現している。

上述したように、金属電極上にＡＬＤ法でＺｒＯ2 層を形成しただけでもＤＲＡＭセルのキャパシタとして使用できるが、ＤＲＡＭの微細化、高集積化の要求に対応するには、さらに高容量かつ低リーク電流が得られることが望ましい。

本発明者らは、金属電極上にＡＬＤ法でＺｒＯ2 層を形成しただけでは下部電極／ＺｒＯ2 界面に、ＺｒＯ2 層がアモルファス化している領域が存在し、このためにＺｒＯ2 を容量絶縁膜とするＭＩＭ薄膜キャパシタ本来の特性が得られていないことを突き止めた。すなわち、アモルファス層がＭＩＭ薄膜キャパシタ中で低誘電率層として機能するために、得られる容量値が低下してしまう。

さらに、本発明者らは、このアモルファス化層が、ＺｒＯ2 層形成後、アニール処理をすることで結晶化することを確認した。この結晶化によりＺｒＯ2 層は均質化され、上述した低誘電率層が除去されるため、アニール処理がない場合よりも高容量かつ低リーク電流が得られることも確認した。

例えば、ＴｉＮから成る下部電極上に、ＡＬＤ法によりＺｒＯ2 容量絶縁膜を２００〜４００℃で形成する。次に、例えばＴｉＮから成る上部電極を形成し、所望の形状に加工することによりＭＩＭ薄膜キャパシタを得る。この後、得られた薄膜キャパシタをＺｒＯ2 層形成温度以上の温度、かつ３００〜７００℃でアニール処理を行う。

なお、上記アモルファス層は、容量絶縁膜成膜時に形成されるものであり、上記アニール処理は、容量絶縁膜形成後であれば良く、容量絶縁膜形成直後であっても上部電極形成後であっても同様の効果が得られる。

また、アニール処理時の雰囲気は問わないが、下部電極材料の酸化による特性劣化を引き起こさない非酸化性雰囲気、すなわちＮ2 ，Ａｒ，Ｈｅ，フォーミングガス（Ｈ2 ＋Ｎ2 ）等が望ましい。

図５は、容量絶縁膜にＺｒＯ2 を用い、上部電極と下部電極にＴｉＮを用いたときのｔeq（ＳｉＯ2 換算膜厚）と実膜厚との関係を示す図である。図５に示すように、アニール処理を行うと、低誘電率層寄与分が無くなることが分かる。●は、アニール処理を行わなかった薄膜キャパシタの場合、すなわち、図４と同じものを示しており、○は、水素と窒素の混合ガスでアニール処理を行った薄膜キャパシタを示しており、△は、窒素のみでアニール処理を行った薄膜キャパシタを示している。

図６は、容量絶縁膜にＺｒＯ2 を用い、上部電極と下部電極にＴｉＮを用いたときのリーク電流とｔeq（ＳｉＯ2 換算膜厚）との関係を示す図である。図６において、○は、アニール処理を行わなかった薄膜キャパシタの場合を示しており、□は、水素と窒素の混合ガスでアニール処理を行った薄膜キャパシタを示しており、△は、窒素のみでアニール処理を行った薄膜キャパシタを示している。この図では、水素と窒素の混合ガスでアニール処理を行った場合と、窒素のみでアニール処理を行った場合とでは、ほぼ同じリーク電流値を示しており、熱処理だけが有効であって、アニールの雰囲気には、影響されないことが分かる。

上述のように、第２の実施の形態に係る薄膜キャパシタでは、ＺｒＯ2 薄膜形成直後に存在する低誘電率層（結晶性の低いＺｒＯ2 界面層）が、アニール処理により結晶性が向上し、低誘電率層として機能しなくなるため容量値が増加する（ｔeqは減少する）。また、ＺｒＯ2 膜の全領域で結晶性が良好になるためリーク電流も減少する。

なお、上述した実施の形態では、容量絶縁膜をＺｒＯ2 としたが、容量絶縁膜をＨｆＯ2 、（Ｚｒx ，Ｈｆ1-x ）Ｏ2 （０＜ｘ＜１）、（Ｚｒy ，Ｔｉ1-y ）Ｏ2 （０＜ｙ＜１）、（Ｈｆz ，Ｔｉ1-z ）Ｏ2 （０＜ｚ＜１）あるいは（Ｚｒk ，Ｔｉl ，Ｈｆm ）Ｏ2 （０＜ｋ，ｌ，ｍ＜１かつｋ＋ｌ＋ｍ＝１）の少なくとも１つから選ばれる材料とした場合も同様の効果が得られる。

また、ゲート電極およびソース／ドレイン拡散層領域が高融点金属によりシリサイド化されたトランジスタを有する半導体装置に第２の実施の形態に係る薄膜キャパシタを形成する場合は、アニール条件は、ＡＬＤ法によるＺｒＯ2 層形成温度以上で、かつ高融点金属によりシリサイド化された前記ゲート電極およびソース／ドレイン拡散層領域で高融点金属シリサイドが凝集しない温度以下で熱処理を行う必要がある。シリサイドの凝集は、面積の小さい領域、すなわちソース／ドレイン拡散層領域よりもゲート電極で顕著になり、例えば、ゲート長０．１５μｍ世代のデバイスでは、凝集温度は約６００℃である。この場合、アニール条件は、ＡＬＤ法によるＺｒＯ2 層形成温度以上で、かつ６００℃以下となる。

次に、本発明の第３の実施の形態について説明する。

第３の実施の形態は、ＤＲＡＭ、または同一チップにロジック部とメモリ部を搭載するロジック混載ＤＲＡＭのスタック型ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）容量素子において、ＡＬＤ装置を用いてＡＬＤ法により下部電極、容量絶縁膜、上部電極を連続で形成するものである。

まず、従来のＤＲＡＭ、ロジック混載ＤＲＡＭのスタック型ＭＩＭ容量素子の製造方法について説明する。図７に示すように、トランジスタを形成し、容量コンタクト１１形成後に、シリンダー層間膜１２を成膜する。次に、リソグラフィ技術を用いてシリンダー層間膜１２を開口し、次に、開口部に下部電極（メタル）１３を成膜する。次に、開口部をレジスト１４で保護し、層間膜上の部分のみエッチバックまたはＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）などで除去し、各容量素子を分離する。次に、図８に示すように、容量絶縁膜１５、上部電極１６を形成し、共通電極配線（容量プレート）のパターニングを行う。

この従来のスタック型ＭＩＭ容量素子の製造方法では、下部電極加工の際に下部電極となるべき部分がエッチングされないよう、シリンダー内をレジストで保護する必要がある。このレジストの剥離方法として、下部電極をポリシリコンで形成しているＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｉｌｉｃｏｎ）容量の場合には、酸剥離を用いることが可能であるが、下部電極をＴｉＮ等のメタルで形成するＭＩＭ構造の容量の場合には酸剥離（ＳＰＭ（Ｓｕｌｆｕｒｉｃ ａｃｉｄ−Ｐｅｒｏｘｉｄｅ Ｍｉｘｔｕｒｅ；硫酸−過酸化水素水混合溶液）剥離）によるレジスト除去が不可能であり、このためプラズマ剥離＋有機剥離により行う。この方法では、エッチング時に発生する堆積物やフォトレジストの剥離残りを完全に除去することが困難である。

また、従来のスタック型ＭＩＭ容量素子の製造方法では、下部電極加工時およびレジスト剥離時の下部電極表面へのプラズマダメージ回避が困難である。また、クリーンルーム大気中のカーボンなどの不純物が下部電極表面に付着するため、下部電極と容量絶縁膜との界面を良好に保つことが困難であり、容量膜特性が劣化する原因となる。

これに対して、本発明の第３の実施の形態では、上部電極および下部電極が、ＴｉＮ，Ｔｉ，Ｗ，ＷＮ，Ｐｔ，Ｉｒ，Ｒｕの金属もしくは金属窒化物中から選ばれる少なくとも１つの材料から成り、容量絶縁膜が、ＺｒＯ2 、ＨｆＯ2 、（Ｚｒx ，Ｈｆ1-x ）Ｏ2 （０＜ｘ＜１）、（Ｚｒy ，Ｔｉ1-y ）Ｏ2 （０＜ｙ＜１）、（Ｈｆz ，Ｔｉ1-z ）Ｏ2 （０＜ｚ＜１）あるいは（Ｚｒk ，Ｔｉl ，Ｈｆm ）Ｏ2 （０＜ｋ，ｌ，ｍ＜１かつｋ＋ｌ＋ｍ＝１）の少なくとも１つから選ばれる材料から成るＭＩＭ構造の容量において、下部電極・容量絶縁膜・上部電極をＡＬＤ装置を用いてＡＬＤ法により同一装置内にて連続的に形成する。これにより、下部電極と容量絶縁膜の界面状態を良好に保つことができる。

次に、第３の実施の形態に係るＤＲＡＭ、ロジック混載ＤＲＡＭのスタック型ＭＩＭ容量素子の製造方法について、図９〜図１４の製造工程断面図を用いて詳細に説明する。ここでは、スタック型容量素子のうちシリンダー型の容量素子について、上部電極および下部電極にＴｉＮを用い、容量絶縁膜にＺｒＯ2 を用いる場合について説明する。

まず、図９（ａ）に示すように、基板２１上に、素子分離領域２２を形成し、図示しないゲート絶縁膜を介してゲート電極２３を形成した後、基板２１の表面領域内にソース／ドレイン拡散層２４を形成する。このゲート電極２３はＤＲＡＭのワード線を構成するものである。次に、ゲート電極２３にサイドウォール２５を形成した後、ゲート電極２３上およびソース／ドレイン拡散層２４をＣｏ（コバルト）またはＮｉ（ニッケル）でシリサイド化してトランジスタを形成する。

次に、図９（ｂ）に示すように、このトランジスタ上にゲート上層間膜２６を形成し、続いて、ゲート上層間膜２６の上面を平坦化する。次に、図９（ｃ）に示すように、ゲート上層間膜２６に、リソグラフィ技術を用いてソース／ドレイン拡散層２４に達するセルコンタクト（容量コンタクト部）２７，セルコンタクト（ビットコンタクト部）２８を開口し、開口内をＷ（タングステン）で充填して、Ｗプラグを形成する。

次に、図９（ｄ）に示すように、ゲート上層間膜２６およびセルコンタクト２７，２８上にビット線２９を形成し、セルコンタクト２８内のＷプラグとビット線２９を接続する。次に、図１０（ｅ）に示すように、ビット線２９上にビット線上層間膜３０を形成し、続いて、ビット線上層間膜３０の上面を平坦化する。

次に、図１０（ｆ）に示すように、ビット線上層間膜３０に、リソグラフィ技術を用いてセルコンタクト２７に達する容量コンタクト３１を開口し、開口内をＷで充填して、Ｗプラグを形成する。続いて、図１１（ｇ）に示すように、ビット線上層間膜３０および容量コンタクト３１上にシリンダー層間膜３２を形成する。次に、図１１（ｈ）に示すように、シリンダー層間膜３２に、リソグラフィ技術を用いて容量コンタクト３１に達するシリンダー３３を開口する。

次に、図１２（ｉ）に示すように、ＡＬＤ装置を用いて、ＴｉＮからなる下部電極３４、ＺｒＯ2 からなる容量絶縁膜３５、ＴｉＮからなる上部電極３６ａを同一装置内で大気開放することなく、連続で形成する。

図１５は、ＡＬＤ装置を用いて下部電極３４、上部電極３６ａとなるＴｉＮ膜を形成するときの処理を説明するフロー図である。

ＴｉＮ膜の形成には、原料ガスとしてＴｉＣｌ4 とＮＨ3 を用いる。成膜温度は３００〜５００℃とする。

まず、ＡＬＤ装置のチャンバー内にＴｉＣｌ4 を供給する。そうすると、シリンダー内のシリンダー層間膜３２の表面に１原子層だけ反応が起こる。次に、ＴｉＣｌ4 の供給を停止してチャンバーの中にパージガスを入れて過剰の未反応ＴｉＣｌ4 を除去する。

この後に、ＮＨ3 を供給し、基板上に成長したＴｉを終端しているＣｌ基をＮＨ2 基と置換する。この際、反応副生成物としてＨＣｌが発生する。次に、ＮＨ3 の供給を停止し、ＡｒあるいはＮ2 などの不活性ガスをパージガスとして導入し、未反応ＮＨ3 および反応副生成物ＨＣｌを除去する。

この後、ＴｉＣｌ4 の供給によるＴｉ層成長、ＴｉＣｌ4 停止、パージガス導入による未反応ＴｉＣｌ4 および反応副生成物ＨＣｌ除去、パージバス停止、およびＮＨ3 供給の手順を順次繰り返す。

このように、ＴｉＣｌ4 供給、パージ、ＮＨ3 供給およびパージの一連のサイクルを所望の回数だけ順次繰り返すことで５〜５０ｎｍの膜厚のＴｉＮからなる下部電極３４を得る。

次に、図２に示すように、第１の実施の形態におけるＺｒＯ2 薄膜の形成と同じように、ＺｒＣｌ4 とＨ2 Ｏを交互に供給してＺｒＯ2 からなる５〜１５ｎｍの膜厚の容量絶縁膜３５の形成する。

さらに、下部電極３４の形成と同じように、図５に示すＴｉＣｌ4 とＮＨ3 の供給を交互に繰り返す処理を行って、５〜５０ｎｍの膜厚のＴｉＮからなる上部電極３６ａを形成する。

なお、図１２（ｉ）では、上部電極３６ａ上にさらにＷ（タングステン）からなる上部電極３６ｂを形成して上部電極をＴｉＮとＷの２層で形成している。この場合、Ｗは、ＡＬＤ法を用いて形成することなく、通常のＣＶＤ法、スパッタ法を用いて形成しても良い。ＡＬＤ法ではガスを交互に入れなければならず、時間がかかるので、ＣＶＤ法、スパッタ法を用いる方がデバイスを量産する上では効果的である。

これは、下部電極３４にも言えることであり、下部電極３４の全てをＡＬＤ法で形成するのではなく、最初に、例えば、スパッタ法で形成しておいて、界面に相当する部分をＡＬＤ法で形成して、さらに容量絶縁膜３５、上部電極３６ａを連続的に形成するようにしても良い。

下部電極３４および上部電極３６ａは、容量絶縁膜３５との界面部分だけをＡＬＤ法により形成すれば十分であるため、ＡＬＤ法により形成すべき下部電極および上部電極の膜厚は、少なくとも１原子層以上あれば良い。下部電極３４および上部電極３６ａは、容量絶縁膜３５との界面部分だけをＡＬＤ法により少なくとも１原子層以上形成し、残りをＣＶＤ法、スパッタ法を用いて形成して、全体の膜厚を５〜５０ｎｍとしても良い。

次に、図１２（ｊ）に示すように、ＣＭＰ、エッチバック、リソグラフィ技術によるパターニングなどの方法を用いて下部電極３４、容量絶縁膜３５、上部電極３６からなるシリンダー型セル容量素子３７を分離する。続いて、図１３（ｋ）に示すように、上部電極３６と下部電極３４とを分離するための絶縁膜３８を形成する。

次に、図１３（ｌ）に示すように、絶縁膜３８を上部電極３６上のみ開口する。この時、開口部３９が下部電極３４に接触しないようにする。続いて、図１４（ｍ）に示すように、共通配線４０を形成して上部電極３６を共通配線４０で接続する。さらに、図１４（ｎ）に示すように、共通配線４０上に層間絶縁膜４１を形成し、層間絶縁膜４１上に第１層目の配線である１メタル４２を形成する。

この第３の実施の形態では、原子層レベルで膜の組成の制御が可能であるＡＬＤ装置を用いて下部電極、容量絶縁膜、上部電極を同一装置内にて連続で形成するため、下部電極加工時やレジスト剥離時等に生じる下部電極表面への化学的または物理的ダメージを完全に防ぐことができる。さらに、クリーンルーム内の大気中に含まれるカーボンの下部電極および容量絶縁膜表面への付着を抑制することができる。また、これらの理由により、下部電極と容量絶縁膜との界面状態、および容量絶縁膜と上部電極との界面状態を良好に保つことが可能である。また、下部電極と容量絶縁膜との界面を良好に保つことができるため、容量値の低下と容量膜リークの増加を抑制することができる。

なお、ＭＩＭ構造の容量素子を形成した後に、第２の実施の形態に係るキャパシタと同様にアニール処理を行うことにより、更に高容量かつ低リーク電流の容量を実現することができる。この場合、アニール条件は、ＡＬＤ法によるＺｒＯ2 層形成温度以上で、かつ高融点金属によりシリサイド化された前記ゲート電極およびソース／ドレイン拡散層領域で高融点金属シリサイドが凝集しない温度以下で熱処理を行う。

また、本発明は、シリンダー型容量素子に限るものではなく、プレーナ型容量素子およびボックス型容量素子にも用いることができる。

図１６は、プレーナ型容量素子の断面図である。基板５１には素子分離領域５２が形成されており、基板上５１には図示しないゲート絶縁膜を介してゲート電極５３が形成されている。また、基板５１中にはＣｏでシリサイド化されたソース／ドレイン領域５４が形成され、ゲート電極５３上にゲート上層間膜５５が形成されている。

ゲート上層間膜５５中にはビットコンタクト５６が形成され、ビットコンタクト５６上にビット線５７が形成され、ビット線５７上にはビット線上層間膜５８が形成されている。

ビット線上層間膜５８上には、ＡＬＤ装置を用いて連続的に形成された金属または金属窒化物からなる下部電極５９、ＺｒＯ2 層からなる容量絶縁膜６０、属または金属窒化物からなる上部電極６１があり、下部電極５９は、ゲート上層間膜５４およびビット線上層間膜５８中に形成された容量コンタクト６２に接続されている。また、下部電極５９、容量絶縁膜６０、上部電極６１の側壁には、サイドウォール６６が形成されている。

上部電極６１上には、上部電極６１を接続する共通配線６３が形成され、共通配線６３上には、共通配線上層間膜６４を介して第１層目の配線である１メタル６５が形成されている。

図１７は、ボックス型容量素子の断面図である。基板７１には素子分離領域７２が形成されており、基板上７１には図示しないゲート絶縁膜を介してゲート電極７３が形成されている。また、基板７１中にはＣｏでシリサイド化されたソース／ドレイン領域７４が形成され、ゲート電極７３上にゲート上層間膜７５が形成されている。

ゲート上層間膜７５中にはビットコンタクト７６が形成され、ビットコンタクト７６上にビット線７７が形成され、ビット線７７上にはビット線上層間膜７８が形成されている。また、ゲート上層間膜７４およびビット線上層間膜７８中には容量コンタクト８２が形成されている。

容量コンタクト８２上には、Ｗ（タングステン）からなる下部電極７９ａが形成され、下部電極７９ａおよびビット線上層間膜７８上には、ＡＬＤ装置を用いて連続的に形成された金属または金属窒化物からなる下部電極７９ｂ、ＺｒＯ2 からなる容量絶縁膜８０、金属または金属窒化物からなる上部電極８１がある。

上部電極８１ｂ上には、上部電極８１と下部電極７９ｂを絶縁するための絶縁膜８６が形成され、絶縁膜８６上には上部電極８１ｂを接続する共通配線８３が形成されている。共通配線８３上には、共通配線上層間膜８４を介して第１層目の配線である１メタル８５が形成されている。

本発明の第１の実施の形態にかかる薄膜キャパシタの構造を示す図である。 ＡＬＤ装置を用いてＺｒＯ2 薄膜を成膜する処理を説明するフロー図である。 薄膜キャパシタの電極間電圧（Ｖｐ）とリーク電流との関係を示す図である。 ｔeq（ＳｉＯ2 換算膜厚）と実膜厚との関係を示す図である。 ｔeq（ＳｉＯ2 換算膜厚）と実膜厚との関係を示す図である。 リーク電流とｔeq（ＳｉＯ2 換算膜厚）との関係を示す図である。 従来のスタック型ＭＩＭ容量素子の製造方法について説明する断面図である。 従来のスタック型ＭＩＭ容量素子の製造方法について説明する断面図である。 本発明のスタック型ＭＩＭ容量素子の製造方法について説明する断面図である。 本発明のスタック型ＭＩＭ容量素子の製造方法について説明する断面図である。 本発明のスタック型ＭＩＭ容量素子の製造方法について説明する断面図である。 本発明のスタック型ＭＩＭ容量素子の製造方法について説明する断面図である。 本発明のスタック型ＭＩＭ容量素子の製造方法について説明する断面図である。 本発明のスタック型ＭＩＭ容量素子の製造方法について説明する断面図である。 ＡＬＤ装置を用いてＴｉＮ膜を形成する処理を説明するフロー図である。 プレーナ型容量素子の断面図である。 ボックス型容量素子の断面図である。 従来の薄膜キャパシタの電極間電圧（Ｖｐ）とリーク電流との関係を示す図である。 従来のデカップリングコンデンサを説明する図である。 従来のデカップリングコンデンサを説明する図である。

符号の説明

１，１３，３４，５９，７９ａ，７９ｂ，９６，１０５ 下部電極
２，１５，３５，６０，８０，９７，１０６ 容量絶縁膜
３，１６，３６，６１，８１，９８，１０７ 上部電極
１１ 容量コンタクト
１２ シリンダー層間膜
１４ レジスト
２１，５１，７１ 基板
２２，５２，７２ 素子分離領域
２３，５３，７３ ゲート電極
２４，５４，７４ ソース／ドレイン領域
２５，６６ サイドウォール
２６，５５，７５ ゲート上層間膜
２７，２８ セルコンタクト
２９，５７，７７ ビット線
３０，５８，７８ ビット線上層間膜
３１ 容量コンタクト
３２ シリンダー層間膜
３３ シリンダー
３７ シリンダー型セル容量素子
３８，８６ 絶縁膜
３９ 開口部
４０，６３，８３ 共通配線
４１ 層間絶縁膜
４２，６５，８５ １メタル
５６，７６ ビットコンタクト
６２，８２ 容量コンタクト
６４，８４ 共通配線上層間膜
９１ プリント基板
９２ ＬＳＩチップ
９３ 積層セラミックコンデンサ
９４，１０１ 配線（接地線）
９５，１０２ 配線（電源線）
９９，１０４ デカップリングコンデンサ
１０３ 層間膜
１０８，１０９ コンタクト

Claims (19)

1. 同一チップにロジック部とＤＲＡＭ部とを形成したロジック混載ＤＲＡＭであって前記ロジック部がゲート電極およびソース／ドレイン拡散層領域からなる第１トランジスタを有し前記ＤＲＡＭがゲート電極およびソース／ドレイン拡散層領域からなる第２トランジスタとＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタとを有するロジック混載ＤＲＡＭとしての半導体装置の製造方法であって、前記第１トランジスタのソース／ドレイン拡散層領域と前記第２トランジスタのソース／ドレイン拡散層領域にシリサイド層を形成し、前記第２トランジスタのシリサイド層と前記ＭＩＭキャパシタの金属下部電極を接続する金属プラグを形成し、前記金属下部電極上に容量絶縁膜であるＺｒＯ2 、ＨｆＯ2 、（Ｚｒx ，Ｈｆ1-x ）Ｏ2 （０＜ｘ＜１）、（Ｚｒy ，Ｔｉ1-y ）Ｏ2 （０＜ｙ＜１）、（Ｈｆz ，Ｔｉ1-z ）Ｏ2 （０＜ｚ＜１）あるいは（Ｚｒk ，Ｔｉl ，Ｈｆm ）Ｏ2 （０＜ｋ，ｌ，ｍ＜１かつｋ＋ｌ＋ｍ＝１）の少なくとも１つから選ばれる材料を原子層成長法（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）により形成し、前記容量絶縁膜上に金属上部電極を形成することを特徴とする半導体装置の製造方法。
2. 請求項１に記載の半導体装置の製造方法において、前記拡散層領域が第１および第２の拡散層領域からなり、前記第１および第２の拡散層領域にシリサイド層を形成する工程と、第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜に、前記第１および第２の拡散層領域のシリサイド層とそれぞれ接続する第１および第２の金属プラグを形成する工程と、前記第１の層間絶縁膜上に前記第１の金属プラグと接続する金属ビット線を形成する工程と、前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜に前記第２の金属プラグと接続する第３の金属プラグを形成する工程とを行い、前記第２の層絶縁間膜上に前記第３の金属プラグと接続する金属下部電極を形成し、前記金属下部電極上に容量絶縁膜を原子層成長法により形成することを特徴とする半導体装置の製造方法。
3. 前記ＭＩＭキャパシタの金属下部電極を原子層成長法により形成することを特徴とする請求項１または２に記載の半導体装置の製造方法。
4. 前記ＭＩＭキャパシタの金属上部電極を原子層成長法により形成することを特徴とする請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
5. 前記シリサイド層をコバルトシリサイドまたはニッケルシリサイドで形成することを特徴とする請求項１〜４のいずれか１つに記載の半導体装置の製造方法。
6. 前記ＭＩＭキャパシタの金属上部電極および金属下部電極をＴｉＮで形成することを特徴とする請求項１〜５のいずれか１つに記載の半導体装置の製造方法。
7. 前記ＭＩＭキャパシタの金属上部電極の膜厚が５〜５０ｎｍであることを特徴とする請求項１〜６のいずれか１つに記載の半導体装置の製造方法。
8. 前記ＭＩＭキャパシタがシリンダー型であることを特徴とする請求項１〜７のいずれか１つに記載の半導体装置の製造方法。
9. 前記ＭＩＭキャパシタの金属下部電極の膜厚が５〜５０ｎｍであることを特徴とする請求項１〜８のいずれか１つに記載の半導体装置の製造方法。
10. 前記容量絶縁膜の膜厚が５〜１５ｎｍであることを特徴とする請求項１〜９のいずれか１つに記載の半導体装置の製造方法。
11. 前記原子層成長法による前記容量絶縁膜の形成を２００〜４００℃で行うことを特徴とする請求項１〜１０のいずれか１つに記載の半導体装置の製造方法。
12. 同一チップにロジック部とＤＲＡＭ部とを形成したロジック混載ＤＲＡＭであって前記ロジック部がゲート電極およびソース／ドレイン拡散層領域からなる第１トランジスタを有し前記ＤＲＡＭがゲート電極およびソース／ドレイン拡散層領域からなる第２トランジスタとＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタとを有するロジック混載ＤＲＡＭとしての半導体装置であり、前記第１トランジスタのソース／ドレイン拡散層領域と前記第２トランジスタのソース／ドレイン拡散層領域にシリサイド層が形成され、前記第２トランジスタのシリサイド層と前記ＭＩＭキャパシタの金属下部電極が金属プラグで接続され、前記ＭＩＭキャパシタの容量絶縁膜がＺｒＯ2 、ＨｆＯ2 、（Ｚｒx ，Ｈｆ1-x ）Ｏ2 （０＜ｘ＜１）、（Ｚｒy ，Ｔｉ1-y ）Ｏ2 （０＜ｙ＜１）、（Ｈｆz ，Ｔｉ1-z ）Ｏ2 （０＜ｚ＜１）あるいは（Ｚｒk ，Ｔｉl ，Ｈｆm ）Ｏ2 （０＜ｋ，ｌ，ｍ＜１かつｋ＋ｌ＋ｍ＝１）の少なくとも１つから選ばれる材料であり、前記容量絶縁膜上に金属上部電極を有することを特徴とする半導体装置。
13. 請求項１２に記載の半導体装置において、前記拡散層領域が第１および第２の拡散層領域からなり、前記第１および第２の拡散層領域にシリサイド層が形成され、第１の層間絶縁膜と、前記第１の層間絶縁膜に形成された、前記第１および第２の拡散層領域のシリサイド層とそれぞれ接続する第１および第２の金属プラグと、前記第１の層間絶縁膜上に形成された、前記第１の金属プラグと接続する金属ビット線と、前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、前記第２の層間絶縁膜に形成された、前記第２の金属プラグと接続する第３の金属プラグとを有し、前記第２の層間絶縁膜上に形成された前記ＭＩＭキャパシタの金属下部電極が前記第３の金属プラグと接続され、前記金属下部電極上に容量絶縁膜を有することを特徴とする半導体装置。
14. 前記シリサイド層がコバルトシリサイドまたはニッケルシリサイドであることを特徴とする請求項１２または１３に記載の半導体装置。
15. 前記ＭＩＭキャパシタの金属上部電極および金属下部電極がＴｉＮであることを特徴とする請求項１２〜１４のいずれか１つに記載の半導体装置。
16. 前記ＭＩＭキャパシタの金属上部電極の膜厚が５〜５０ｎｍであることを特徴とする請求項１２〜１５のいずれか１つに記載の半導体装置の製造方法。
17. 前記ＭＩＭキャパシタがシリンダー型であることを特徴とする請求項１２〜１６のいずれか１つに記載の半導体装置の製造方法。
18. 前記ＭＩＭキャパシタの金属下部電極の膜厚が５〜５０ｎｍであることを特徴とする請求項１２〜１７のいずれか１つに記載の半導体装置の製造方法。
19. 前記容量絶縁膜の膜厚が５〜１５ｎｍであることを特徴とする請求項１２〜１８のいずれか１つに記載の半導体装置の製造方法。
    

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