JP2010512648A - 珪化コバルトを含んだトランジスタゲート、そのトランジスタゲートを含んだ半導体装置構造、前駆構造、および製造方法 - Google Patents
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Abstract
珪化コバルトを含んだ導電性要素を持つトランジスタゲートを製造するための方法であって、高温工程（迫り上げ式ソースドレイン領域の作成など）が完了する後までに、トランジスタゲートの側壁スペーサー同士のあいだにて、犠牲材料を仮置きとして用いることを含む。加えて、珪化コバルトをその導電性要素内に有するトランジスタゲートを具えた半導体装置（DRAM装置およびNANDフラッシュメモリ装置など）も開示しており、同様に、迫り上げ式ソースドレイン領域および珪化コバルトをそのトランジスタゲート内に持つトランジスタも開示する。側壁スペーサー同士の上部のあいだに犠牲材料もしくは空隙を持つトランジスタゲートを含んだ、中途半導体装置構造についても開示をしている。
Description
〔優先権の主張〕
本出願は、2006年12月08日出願のUnited States Patent Application Serial No. 11/636,192, 表題 "TRANSISTOR GATES INCLUDING COBALT SILICIDE, SEMICONDUCTOR DEVICE STRUCTURES INCLUDING THE TRANSISTOR GATES, PRECURSOR STRUCTURES, AND METHODS OF FABRICATION" の出願日の利益を請求するものである。
本出願は、2006年12月08日出願のUnited States Patent Application Serial No. 11/636,192, 表題 "TRANSISTOR GATES INCLUDING COBALT SILICIDE, SEMICONDUCTOR DEVICE STRUCTURES INCLUDING THE TRANSISTOR GATES, PRECURSOR STRUCTURES, AND METHODS OF FABRICATION" の出願日の利益を請求するものである。
〔技術分野〕
本発明は、種々の実施形態において、トランジスタのゲートを製造する方法に概して関し、より具体的には、珪化コバルトを含んだ導電性素子を有するゲートと関連する構造とを製造するための方法に関する。特に本発明の実施形態は、珪化コバルトでできたフィーチャ（特徴的構造）を製造する前に、高温工程（トランジスタの迫り上げ式ソースドレイン領域の製造など）を完了させておくという、方法および関連する構造に関する。
本発明は、種々の実施形態において、トランジスタのゲートを製造する方法に概して関し、より具体的には、珪化コバルトを含んだ導電性素子を有するゲートと関連する構造とを製造するための方法に関する。特に本発明の実施形態は、珪化コバルトでできたフィーチャ（特徴的構造）を製造する前に、高温工程（トランジスタの迫り上げ式ソースドレイン領域の製造など）を完了させておくという、方法および関連する構造に関する。
トランジスタゲートは、さまざまな種類の半導体装置の諸々に使われている。多種多様な導電性材料が、トランジスタゲートの要素（素子）または導線の形成に使われている。珪化タングステンはそういった導電性材料の例である。珪化タングステンは、現在の最新技術をとりいれた半導体装置にひろく使われている。
半導体装置構造のフィーチャ寸法が縮小するにつれ、そうした構造用の材料に課される制限がいっそうあらわになってくる。例えば、導線の巾が約55nm以下であると、珪化タングステン（WSix）のバルク電気抵抗が、約175μΩから約250μΩへと増大する。バルク電気抵抗がこれくらいの大きさになると、導線が電気信号を伝達する速度が落ちてしまい、半導体装置の導線および他の要素が熱せられてしまう可能性があるので、望ましいとはいえない。そうした状態では、半導体装置の性能、構造の整合性、および信頼性に悪影響が出てしまいかねないのである。
二珪化コバルト（CoSi2）のバルク抵抗は珪化タングステンのそれよりもずっと小さいが（例えば、珪化タングステンのバルク抵抗の約十分の一以下である）、高温に曝されると品質を保つことができない。しかも、半導体装置を製造する多くの工程のさなかでは、そうした高温を受けることになるのである。例えば、「迫り上げ式」（"raised"）のソースドレイン領域を、何らかの種類のトランジスタ（ダイナミックランダムアクセスメモリ（DRAM）装置やNANDフラッシュメモリ装置など）の持つトランジスタゲートに隣接してつくる際に要るエピタキシャル工程では、900℃以上の温度が必要となるのである。なお「迫り上げ式」とは、ゲート酸化物と同じ高さにするかもしくはそれよりも高くにするということである。珪化コバルトは熱に対する安定性が比較的低いため、迫り上げ式のソースドレイン領域、もしくは、導電性要素をすべての高温工程が完了する前に製造することが従来から行われているような他の構造を持っているトランジスタに対しては、珪化コバルトは使えないと思われる。
よって、フィーチャの寸法がどんどん縮んでゆく情勢のもと、半導体装置の導電性フィーチャの製造にあたって、低バルク抵抗の導電性材料の使用を促進できるような工程が求められており、さらには低バルク抵抗材料で形成された導電性フィーチャを具えた半導体装置構造も求められているといえる。
図面には、本発明のさまざまな態様についての種々の特徴を描いてある。
図１から図２４には、半導体装置構造中のトランジスタを製造する工程についての実施形態を描いてある。ここではトランジストのゲートが、珪化コバルトから少なくとも部分的に作成された導電性要素を含んでいる。
製造中である半導体装置構造の一部分を描いている。
製造中である半導体装置構造のより小さな断面を、拡大して示してある。
製造中である半導体装置構造のより小さな断面を、拡大して示してある。
製造中である半導体装置構造のより小さな断面を、拡大して示してある。
製造中である半導体装置構造のより小さな断面を、拡大して示してある。
製造中である半導体装置構造のより小さな断面を、さらに拡大して描いてある。
製造中である半導体装置構造のより小さな断面を、さらに拡大して描いてある。
製造中である半導体装置構造のより小さな断面を、さらに拡大して描いてある。
製造中である半導体装置構造のより小さな断面を、さらに拡大して描いてある。
製造中である半導体装置構造のより小さな断面を、さらに拡大して描いてある。
製造中である半導体装置構造のより小さな断面を、さらに拡大して描いてある。
製造中である半導体装置構造のより小さな断面を、さらに拡大して描いてある。
製造中である半導体装置構造のより小さな断面を、さらに拡大して描いてある。
製造中である半導体装置構造のより小さな断面を、さらに拡大して描いてある。
製造中である半導体装置構造のより小さな断面を、さらに拡大して描いてある。
製造中である半導体装置構造のより小さな断面を、さらに拡大して描いてある。
製造中である半導体装置構造のより小さな断面を、さらに拡大して描いてある。
製造中である半導体装置構造のより小さな断面を、さらに拡大して描いてある。
製造中である半導体装置構造のより小さな断面を、さらに拡大して描いてある。
製造中である半導体装置構造のより小さな断面を、さらに拡大して描いてある。
製造中である半導体装置構造のより小さな断面を、さらに拡大して描いてある。
製造中である半導体装置構造のより小さな断面を、さらに拡大して描いてある。
製造中である半導体装置構造のより小さな断面を、さらに拡大して描いてある。
製造中である半導体装置構造のより小さな断面を、さらに拡大して描いてある。
珪化コバルトから部分的に作成された導電性要素を含んだゲートを具えたトランジスタを有する半導体装置構造の或る実施形態を示している。
珪化コバルトを有する導電性要素を含んだトランジスタゲートを含む、一個以上のトランジスタを具えた半導体装置を含んだ電子機器についての或る実施形態の、模式図である。
或る実施形態では、本発明には、半導体装置のためのトランジスタゲートもしくは「ワード線」を製造する方法が含まれる。こうした方法には、高温工程が完了するまでの仮置き（place-holder）として、犠牲材料を使うことが含まれる。具体的だが非限定的な例として、高温のエピタキシャル堆積工程を用いて迫り上げ式のソースドレイン領域をトランジスタゲートの対向する側壁に隣接させて作成したその後まで、上述した犠牲材料を、トランジスタゲートが持つ側壁スペーサー同士のあいだで仮置きとして機能させることが可能である。高温工程を施したのちには、犠牲材料を除去して珪化コバルトといれかえることができる。
本発明は別の実施形態では、珪化コバルトの導電性フィーチャを含んだ構造を含む。そうした構造についての或る非限定的な例としては、半導体装置（DRAM装置やNANDフラッシュメモリ装置など）のトランジスタがあり、さらには迫り上げ式ソースドレイン領域を含んだ他の任意のトランジスタ、ならびにそうした構造を含んだ半導体装置、といったものがある。
トランジスタの側壁スペーサーの上部同士のあいだに犠牲材料もしくは空隙を持つトランジスタゲート構造を有する、中途（intermediate）の半導体装置構造の実施形態もまた、本発明の範疇に包摂される。
本発明の他の特徴と効果については、後述する説明とそれにともなう図面と付随の請求項を通して慮れば、当業者にはおのずと明らかとなるであろう。珪化コバルトを含んだ導電性要素を使ってトランジスタゲートを製造する方法についての或る実施形態を、図１から図２４に示してある。
図１には、半導体基板 12 を有する半導体装置構造 10 を示している。半導体基板 12 は、活性面 14 と絶縁構造 16 を有する。この絶縁構造 16 は、例えばシャロウトレンチ分離（shallow trench isolation; STI）構造などであり、活性面 14 の上かもしくは中に、（当該技術分野にて知られた任意の適切な手法をもって）形成または製造される。
ゲート酸化物 18 は、公知の工程を用いて活性面 14 に被せるように形成される（図２参照）。図３に示したように、その後にポリシリコン層20 を、任意の公知の工程（化学気相蒸着（CVD）法など）を使い、ゲート酸化物 18 および活性面 14 の上に堆積する。
そうしてから図４に示したように、珪化タンタル（TaSi2）の層 30 を、ポリシリコン層 20 の上にかもしくはポリシリコン層 20 に被せるようにして、形成する。珪化タンタル層 30 は、当該技術分野にて知られた任意の適切な工程を用いて形成でき、例えば、スパッタリングなどの物理気相蒸着（physical vapor deposition; PVD）法を用いることができるが、これには限定はされない。本発明の範囲を限定することなく、珪化タンタル層 30 の厚さを約200Åから約300Åの範囲として形成できる。
その後、珪素層 40 を、珪化タンタル層 30 の上かもしくは珪化タンタル層 30 に被せるようにして、形成する（図５参照）。珪素層 40 には、非晶質珪素（別名"α-Si"）を含めてもよい。珪素層 40 は、任意の適切な公知の工程（PVDなど）を使って形成できる。あくまで非限定的な例示として、珪素層 40 の厚さを約300Åから約600Åの範囲として形成できる。
珪化タンタル層 30 と珪素層 40 の「積層（スタック）」 35 ができてから、窒素を珪素層 40 を通して珪化タンタル層 30 へと注入する（図６参照）。こうした注入は公知の工程で実現され、例えば、N14 +注入工程法では、密度 5 x 1015（もしくは5E15） particles per/cm2 で、15KeVをかければよい（つまり、 N14 +5E15 15KeV 注入工程が実現される）。
図７に示すように、窒素注入が完了してから、薄い酸化物層 50 を、珪素層 40 の露出面 42 の上に形成できる。本発明の範囲を限定するわけではないが一例として、薄い酸化物層の厚さを、約30Åにできる。高温酸化法（HTO）やISSG（in-situ steam-generated）酸化物といった任意の公知の工程を使って、珪素層 40 の露出面 42 の上に、薄い酸化物層 50 を形成（成長、堆積など）できる。
図８に示したように、「犠牲層 60 」を、酸化物層 50 の上かもしくは酸化物層 50 に被せるようにして形成できる。犠牲層 60 には、n型添加（ドープ）したポリシリコン、窒化珪素、もしくは他の任意の適切な材料を含めてよい。また犠牲層 60 は、適切な公知の工程（CVDなど）を使って形成できる。犠牲層 60 の厚さは、約1000Åとすることができる。
その後に個々のゲート積層 65 を作成可能である（図９と図１０を参照）。個々のゲート積層 65 を形成するにあたっては、犠牲層 60 と、酸化物層 50 と、珪素層 40 と、珪化物層30 と、ポリシリコン層 20 との一部を、公知の工程により除去する。一例として、マスク 70 を公知の工程を使って犠牲層 60 の上かもしくは犠牲層 60 に被せるようにして形成する（図９参照）。その後マスクはパターンとして機能し、そのパターンを介して材料の除去を行うことができる。なおそうしたマスク 70 の例としては、炭素を用いたマスク（透明炭素マスクなど）、ハードマスク、フォトマスクなどがある。層 60, 50, 40, 30, 20 のそれぞれの材料を除去するに際しては例えば、一種以上の適切なエッチャント（乾式エッチャントなど）を、望む結果（アスペクト比、側壁形状、および向きなど）を得るための工程条件下で使えばよい。マスク 70 にあけた孔 72 を介して層60 の材料を除去して、一方、マスク 70 の孔 72 を介して、および／もしくは、上在層 60, 50, 40, 30 のうちのひとつ以上につくった開口部（つまり、材料がその上在層から除去されるということである）を通して、下在層 50, 40, 30, 20 の各々の材料を除去できる。
図１１と図１２を参照すると、公知の工程を使い、側壁スペーサー 85 を、各ゲート積層 65 の外側端（基板面方向の端） 67 に付けるようにして形成している。例えば、適切な誘電体材料の層 80 を、図１１に示すように半導体装置構造 10 の上に形成（ブランケット堆積など）できる。なお、ここでいう適切な誘電体材料とは、犠牲層 60 （図８および図９）の残留部位 60r の材料に関して選択的に除去できる材料のことである。そうした材料とは例えば、ポリシリコン犠牲層 60 の場合は、窒化珪素や酸化珪素などであり、また窒化珪素犠牲層 60 の場合は、オルト珪酸テトラエチル（TEOS）の堆積で形成する酸化珪素スペーサーなどのことである。その後、図１２に示したように、ゲート積層 65 の外側端 67 に側面に沿って隣接する、側壁スペーサー 85 を層 80 の部位から画定するにあたっては、適切な公知の種類のスペーサーを用いたエッチングが行われる。
次に、図１３に示したように、ゲート酸化物層 18 の材料を、層 18 の、隣接する側壁スペーサー 85 （図１２）のあいだに露出した領域 18e （図１２）から取り除く。こうすることで、独立したゲート酸化物 18o 構造を形成できる。ゲート酸化物層 18 の領域 18e の材料を除去するにあたっては、公知の工程によって行うことができ、例えば、ゲート酸化物層 18 の材料を、犠牲層 60 （図８および図９）の残留部位 60r の材料および側壁スペーサー 85 の材料に対して選択的に除去できるようなエッチャントを使う工程を採ることができる。ゲート酸化物層 18 の露出部位を除去すると、ゲート積層 65 同士のあいだに基板面方向に位置した基板 12 の活性面の一部 14 が、露出する。
その後、基板 12 の活性面 14 のうち、隣接するゲート積層 65 同士のあいだにて新たに露出した領域の上かもしくは中に、ソースドレイン領域 71, 73 をそれぞれ形成できる（図１４参照）。ソースドレイン領域 71, 73 の形成にあたっては、公知の工程によって行うことができる。そうした工程としては、望まざる箇所から珪素を除去するための堆積工程、マスキング工程、およびエッチング工程が含まれるが、これらに限定はされない。本発明の範囲を限定することなく、公知のエピタキシャル工程を使うことで、基板 12 の活性面 14 から隆起しているか、もしくは基板 12 の活性面 14 に比して迫り上がっているような、ソースドレイン領域 71, 73 を形成できる。
その後、誘電体層 100 を形成して、隣接するゲート積層 65 同士のあいだの空隙を埋めてもよい（図１５参照）。誘電体層 100 には、添加済二酸化珪素、またはガラス（ボロホスホシリカートガラス（BPSG）、ホスホシリカートガラス（PSG）、ボロシリカートガラス（BSG）など）を、含めることができる。そうした誘電体層 100 は、公知の工程（CVD、SOG（スピンオンガラス法）など）により形成できる。
図１６に描いているように、得られる誘電体層 100 のうちの、ゲート積層 65 の最上面（犠牲層 60 の残留部位 60r の上面 64 など）を越えて迫り上がっている領域 102 を、除去できる。領域 102 の材料の除去は、公知の工程を用いて行うことができる。そうした工程の例としては、化学的-機械的研磨法（CMP）がある。ゲート積層 65 の露出した材料（犠牲層 60 の残留部位 60r のポリシリコン（図８および図９）など）が除去されるよりも高速に、誘電体層100 の材料が除去されるように、CMP工程を構成できる。あるいはCMP工程を、ゲート積層 65 の露出した材料に対して「選択的に」、誘電体層 100 の材料が除去されるようにしてもよい。例えば、いわゆる"SOS (stop-on-silicon)"研磨工程を使ってもよい。
犠牲層 60 の残留部位 60r の上面 64 に、エピタキシャル堆積工程から生じた珪素がいくらかでも在るならば、そうした珪素を任意の公知の適切な工程を使って除去でき、例えば湿式エッチング（材料を約300Å除去するように時限式にしたものなど）を使って除去できる。
犠牲層 60 （図８および図９）の残留部位 60r が誘電体層 100 を介して露出し、かつ残留部位 60r の上面 64 の上に珪素がいくらかでも在るならば、犠牲層 60 の残留部位 60r を、図１７に示すように除去可能である。残留部位 60r （図１６）は、公知の工程により除去できる。あくまで非限定的な例として、犠牲層60 の材料（ポリシリコンなど）を除去できるエッチャント（水酸化テトラメチルアンモニウム（TMAH）、ポリシリコンを除去するための乾式工程、など）を使用することで、誘電体層 100 の材料および側壁スペーサーの材料に対して選択的に、残留部位 60r を除去可能である。あるいは別の手法として、残留部位 60r をマスク（不図示）を通して除去してもよい。
また、薄い酸化物層 50 （図８および図９参照）の残留部位 50r も、図１８に示すように除去できる。残留部位 50r の除去にあたっては、任意の適切な公知の工程を用いて、珪素層 40 （図８および図９参照）の残留部位 40r 中のN注入したα-Siに対して選択的に行うことができる。
そうしてから図１９に示すように、珪素層 40 （図８および図９参照）の新たに露出した残留部位 40r を通して、珪化タンタル層 30 （図８および図９参照）の残留部位 30r を、ふたたび窒素注入工程にかけてもよい。本発明の範囲を限定することなく、公知のN14 +5E15 15KeV注入工程を用いることができる。こうした注入法は、珪化タンタル層 30 （図８および図９参照）の残留部位 30r の障壁特性を改良するうえで有用となりえる。
一連の処理のうちのこの時点にて、珪素層 40 （図８および図９参照）の残留部位 40r の露出面 42 の上に形成されたなんらかの自然発生酸化物を、任意の適切な前処理工程（preclean process）を使って除去でき、例えば湿式エッチャントを使って除去できる。
図２０には、その後の、コバルト層 90 、ならびにチタンもしくは窒化チタンの層 95 の連続的な堆積を描いてある。公知の工程（例えば、化学気相蒸着（CVD）、原子層堆積（ALD）、物理気相蒸着（PVD; スパッタリングなど））を使って、コバルト層 90 およびチタン層 95 を形成できる。低圧スパッタリング（ALPS）工程を使ってコバルト層 90 を作成すると、コバルト層 90 の段差被覆率が良好になりうる（例えば、トランジスタゲートの最大限界寸法（CD）に対して底部段差被覆率（bottom step coverage）約80%から、トランジスタゲートの最小CDに対して底部段差被覆率約60%）。チタンもしくは窒化チタンの層 95 は、後続する工程中の、コバルト層 90 の酸化を抑制する。
コバルト層 90 ならびにチタンもしくは窒化チタンの層 95 を形成した後に、適切な公知の高速昇降温工程（RTP）を使って、図２１に示すように、コバルト層 90 の一部を、隣りあわせに接している珪素層 40 （図８および図９参照）の残留部位 40r に沿わせて焼き鈍すことができる。本発明の範囲を限定することなく、こうしたRTP（「第一のRTP」もしくは「第一の焼き鈍し」とも称することがある）は、窒素（N2）環境下で約三十秒間、約450℃から約550℃の温度におくことで実現される。こうしたRTPにより、一珪化コバルト（CoSi）92 （本明細書では「珪化コバルト」とも呼ぶ）が得られる。
焼き鈍しを起こしたところで、チタン層 95 と、コバルト層 90 の未反応領域 90u （図２１参照）とを、図２２に示すように除去（言い換えれば「剥離」）できる。公知の除去工程（エッチング工程など）を使用できる。非限定的な例として、いわゆる「ピラニア」環境（約90℃で約90秒間おくことなど）にて、熱硫酸（約90℃から約100℃で約90秒間など）か、または他の任意の適切なエッチャント、剥離剤、もしくは溶媒を使うことで、チタン層 95 およびコバルト層 90 の未反応領域 90u を除去できる。未反応領域 90u の除去に使われる工程は、珪化コバルトに対してコバルトに選択性を有していてもよい。
チタン層 95 、および、コバルト層90 のうちの未反応の領域 90u （図２１参照）を除去した後に、一珪化コバルト 92 にさらなるRTPを施してもよい。こうしたRTPのことを、「第二のRTP」もしくは「第二の焼き鈍し」とも称することがある。本発明の範囲を限定することなく、こうしたRTPには、一珪化コバルト 92 を窒素（N2）環境下にて約三十秒間にわたり約750℃から約850℃の温度に曝すこと、を含めてもよい。こうして得られるのは二珪化コバルト（CoSi2）であり、これのことを単に「珪化コバルト」と呼ぶ場合もある。
図２３と図２４に示したように、適切な誘電体材料の層 110 をブランケット堆積してから、層 110 の、側壁スペーサー 85 同士のあいだ以外の場所に在る部分を、（CMPや湿式エッチング法などで）除去することで、トランジスタゲートキャップ 112 を形成できる。例えば、側壁スペーサー 85 を窒化珪素でつくった場合には窒化珪素を、また、側壁スペーサー 85 が二酸化珪素を含む場合には任意の適切な層間絶縁（ILD）材料やガラス（BPSGなど）といったものを、そうした誘電体材料として使用できる。
その後、誘電体層 100 の残留部位、もしくはそれの単なる部分（図２５参照）を、隣接するトランジスタゲート 69 同士の側壁スペーサー 85 のあいだから取り除くことで、ソースドレイン領域 71, 73 を露出させる接点孔 105 を形成できる。その後に、半導体装置構造 10 のさらなる処理を、当該技術分野にて周知の任意の適切な手法で施して、完成した半導体装置を製造するようにしてもよい。そうしたさらなる処理としては例えば、ソースドレイン領域 71, 73 の上での接点プラグ（不図示）の形成などを含むがこれに限定はされない。またそうした接点プラグとしては例えば、ポリシリコンプラグ、タングステンプラグなどがある。
ひきつづき図２５を参照すると、本明細書に記載した工程から得られたトランジスタゲート69 には、ポリシリコン層 20r と、厚さ約200Åから約300Åの珪化タンタル層 30r と、厚さ約300Åから約600Åの珪化コバルト層92 とを具えた導電性要素を含めることができる。示しているように、接点孔 105 を、（適切なマスク工程とエッチング工程を使って）隣接するトランジスタゲート 69 同士のあいだに作成することで、隣接するトランジスタゲート 69 同士のあいだに基板面方向に位置するソースドレイン領域 71, 73 を露出させることができる。
図２６に移ると、ここには珪化コバルトを含んだ導電性要素を具えたトランジスタゲートを持つ半導体装置 202 を有する電子機器 200 を示してある。この半導体装置 202 には、メモリ装置（DRAM装置もしくはNANDフラッシュメモリ装置など）を含めることができる。NANDフラッシュメモリを有する電子機器 200 の例としては、携帯型デジタル音楽プレイヤー（MP3やIPOD（登録商標）など）、ユニバーサルシリアルバス（USB）ドライブ、着脱自在な記憶カード、携帯電話、カメラ、および、電力が無い状態でも記憶を保持できることが望まれるような他の電子機器があるが、これらに限定はされない。
前述の説明には数多の具体例を含めてあるが、これらは本発明の範囲を限定するものではなく、単に現在好ましいと考えられる実施形態のうちのいくつかを例示しているに過ぎないのだ、と解釈されたい。同様に、本発明にかかる他の実施形態を、本発明の本質もしくは範囲を逸脱することなく創出することもまた可能なのである。別々の実施形態の特徴を組み合わせて使うこともできる。つまり本発明の範囲は、前述の説明によってではなく、付随する請求項およびその法的に均等な特徴によってのみ、示され限定されることになる。ここに開示した本発明に対するあらゆる付加、削除、および変更は、請求項の意味と範囲のうちに収まり、包摂される。
Claims (45)
- メモリ装置のトランジスタゲートを製造する方法であって、
前記トランジスタゲートの導電性要素の少なくとも一部を、珪化コバルトから製造するステップ
を含む、方法。 - 製造する前記ステップが、約900℃以上の温度を用いる工程のすべての後に行われる
ことを特徴とする、請求項1記載の方法。 - 製造する前記ステップが、
前記トランジスタゲートの側壁スペーサー同士のあいだから、犠牲材料を除去するステップと、
前記犠牲材料を、珪化コバルトで置き換えるステップと
を含む、請求項1記載の方法。 - 除去するステップが、
前記側壁スペーサー同士のあいだに、珪素を露出させるステップ
を含む、請求項3記載の方法。 - 置き換えるステップが、
前記側壁スペーサー同士のあいだに、コバルトを導入するステップ
を含む、請求項4記載の方法。 - 置き換えるステップがさらに、
前記コバルトおよび前記珪素を焼き鈍すステップ
を含む、請求項5記載の方法。 - 焼き鈍すステップが、
珪化コバルトが形成される第一の焼き鈍し
を含む、請求項6記載の方法。 - さらに
前記コバルトに被せるキャップを設置するステップ
を含む、請求項7記載の方法。 - 前記キャップを設置するステップが、
チタンもしくは窒化チタンを含んだキャップを、前記コバルトに被せるように設置するステップ
を含む、請求項8記載の方法。 - 前記第一の焼き鈍しが、前記キャップを設置してから行われる
ことを特徴とする、請求項8記載の方法。 - さらに
前記第一の焼き鈍しの後に、前記キャップを取り除くステップ
を含む、請求項10記載の方法。 - さらに
第二の焼き鈍しとして前記コバルトおよび前記珪素をさらに焼き鈍して、二珪化コバルトを形成するステップ
を含む、請求項11記載の方法。 - 前記第二の焼き鈍しが、前記キャップを除去した後に行われる、請求項12記載の方法。
- 焼き鈍すステップが、
二珪化コバルトを形成する第二の焼き鈍し
をも含む
ことを特徴とする、請求項7記載の方法。 - 半導体基板の上にゲート酸化物を形成するステップと、
前記ゲート酸化物の上に、導電性材料を含んだひとつ以上の層を堆積するステップと、
導電性材料を含んだ前記ひとつ以上の層の上に、珪素を堆積するステップと、
導電性材料を含んだ前記ひとつ以上の層の上に、犠牲層を堆積するステップと、
前記犠牲層の一部と、前記珪素の一部と、導電性材料を含んだ前記ひとつ以上の層の一部とを除去することで、ひとつ以上のゲート積層を形成するステップと、
前記ひとつ以上のゲート積層の外側端に接して、側壁スペーサーを形成するステップと、
前記ひとつ以上のゲート積層の各側面の側壁スペーサーに隣接させて、活性装置領域を注入するステップと、
前記活性装置領域の上に、誘電体層を形成するステップと、
前記犠牲層の残留部位を除去するステップと、
前記側壁スペーサー同士のあいだに、珪化コバルトを導入するステップと、
前記珪化コバルトの上に、ゲートキャップを形成するステップと
を含む、請求項1記載の方法。 - 導電性材料を含んだひとつ以上の層を堆積するステップが、
前記ゲート酸化物の上に、ポリシリコンと珪化タンタルのうち少なくとも一方を含んだ層を、形成するステップ
を含む
ことを特徴とする、請求項15記載の方法。 - 形成するステップが、
前記ゲート酸化物の上の、ポリシリコンを含んだ層、および、前記ポリシリコンを含んだ層の上の、珪化タンタルを含んだ層、を形成するステップ
を含む
ことを特徴とする、請求項16記載の方法。 - 前記珪化タンタルを含んだ層を形成するステップが、
厚さ約200Åから約300Åの珪化タンタルを含んだ層を形成するステップ
を含む
ことを特徴とする、請求項17記載の方法。 - さらに
前記珪化タンタルを含んだ層に、窒素化学種を注入するステップ
を含むことを特徴とする、請求項17記載の方法。 - 注入するステップが、前記犠牲層の残留部位を除去した後に、前記珪素を通して行われる
ことを特徴とする、請求項19記載の方法。 - 珪素を堆積するステップが、
非晶質珪素を含んだ層を形成するステップ
を含む
ことを特徴とする、請求項15記載の方法。 - 珪素を堆積するステップが、
珪素を含み、かつ厚さが約300Åから約600Åの範囲である、薄層を設置するステップ
を含む
ことを特徴とする、請求項15記載の方法。 - 前記犠牲層を堆積するステップが、
厚さ約1000Åの犠牲層を堆積するステップ
を含む
ことを特徴とする、請求項15記載の方法。 - 活性装置領域を設置するステップが、
珪素をエピタキシャルに堆積するステップ
を含む
ことを特徴とする、請求項15記載の方法。 - さらに
前記誘電体層を平坦化して、前記犠牲層の前記残留部位を露出させるステップ
を含む、請求項15記載の方法。 - さらに
前記犠牲層を堆積するに先立って、前記珪素の上に、酸化物薄層を形成するステップ
を含む、請求項15記載の方法。 - 前記酸化物薄層を形成するステップが、
厚さ約30Åの酸化物薄層を形成するステップ
を含む
ことを特徴とする、請求項26記載の方法。 - さらに
前記犠牲層の前記残留部位を除去した後に、前記酸化物薄層を除去するステップ
を含む、請求項26記載の方法。 - 前記側壁スペーサー同士のあいだに珪化コバルトを導入するステップが、
前記珪素に接触させてコバルトを含んだ薄層を設置するステップと、
前記コバルトおよび前記珪素を焼き鈍すステップと
を含む
ことを特徴とする、請求項15記載の方法。 - さらに
前記コバルトを含んだ薄層の上に、チタンもしくは窒化チタンを含んだ薄層を設置するステップ
を含む、請求項29記載の方法。 - 焼き鈍すステップが、
チタンもしくは窒化チタンを含んだ前記薄層を設置してから、第一の焼き鈍しを行うステップ
を含み、
前記第一の焼き鈍しが、CoSiを形成する
ことを特徴とする、請求項30記載の方法。 - さらに
前記第一の焼き鈍しの後に、チタンもしくは窒化チタンを含んだ前記薄層を除去するステップ
を含む、請求項31記載の方法。 - さらに
チタンもしくは窒化チタンを含んだ前記薄層を除去した後に、第二の焼き鈍しを行うステップ
を含み、
前記第二の焼き鈍しが、CoSi2を形成する
ことを特徴とする、請求項32記載の方法。 - 前記第二の焼き鈍しを行うステップにより、CoSi2を含みかつ厚さが約300Åから約600Åである層を得る
ことを特徴とする、請求項33記載の方法。 - 珪化コバルトを含んだ導電性要素を含むトランジスタゲートを具えた一個以上のトランジスタを含むことを特徴とする、半導体装置。
- 前記一個以上のトランジスタが、前記トランジスタゲートの対向する側部に隣接した迫り上げ式ソースドレイン領域を含む、請求項35記載の半導体装置。
- 前記導電性要素が、前記珪化コバルトの下方に珪化タンタルをも含む、請求項35記載の半導体装置。
- 前記珪化タンタルの厚さが、約200Åから約300Åの範囲である、請求項37記載の半導体装置。
- 前記珪化コバルトの厚さが、約300Åから約600Åの範囲である、請求項37記載の半導体装置。
- 前記導電性要素が、前記珪化タンタルの下に、導電性添加を施されたポリシリコンをも含む、請求項37記載の半導体装置。
- ダイナミックランダムアクセスメモリ
を含む、請求項35記載の半導体装置。 - NANDフラッシュメモリ装置
を含む、請求項35記載の半導体装置。 - 半導体装置構造の中途トランジスタ構造であって、
部分的に形成されたトランジスタゲート
を含み、
前記部分的に形成されたトランジスタゲートが、
側壁スペーサーの対と、
前記側壁スペーサー同士の下部のあいだに在る、部分的に形成された導電性要素と、
前記側壁スペーサー同士の上部のあいだにて、前記部分的に形成された導電性要素の上に在る、犠牲材料もしくは間隙と
を含む
ことを特徴とする、中途トランジスタ構造。 - さらに
前記部分的に形成されたトランジスタゲートが上に在る、ゲート酸化物
を含む、請求項43記載の中途トランジスタ構造。 - さらに
前記トランジスタゲートの第一の側に隣接する、迫り上げ式ソースと、
前記トランジスタゲートの第二の側に隣接する、迫り上げ式ドレインと
を含む、請求項44記載の中途トランジスタ構造。
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Citations (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1174527A (ja) * | 1997-06-30 | 1999-03-16 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPH1174219A (ja) * | 1997-06-30 | 1999-03-16 | Toshiba Corp | 半導体装置の製造方法および半導体装置 |
| JP2001077323A (ja) * | 1999-07-02 | 2001-03-23 | Toshiba Corp | 半導体装置の製造方法 |
| JP2001168059A (ja) * | 1999-12-03 | 2001-06-22 | Matsushita Electronics Industry Corp | 半導体装置及びその製造方法 |
| JP2002203919A (ja) * | 2000-10-30 | 2002-07-19 | Toshiba Corp | 半導体装置、及び、不揮発性メモリの製造方法 |
| JP2004152973A (ja) * | 2002-10-30 | 2004-05-27 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2004200550A (ja) * | 2002-12-20 | 2004-07-15 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2004273559A (ja) * | 2003-03-05 | 2004-09-30 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JP2004273556A (ja) * | 2003-03-05 | 2004-09-30 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2004349471A (ja) * | 2003-05-22 | 2004-12-09 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| WO2005109491A1 (en) * | 2004-05-06 | 2005-11-17 | Micron Technology, Inc. | Methods of forming electrical connections for semiconductor constructions |
| JP2005328079A (ja) * | 2005-07-11 | 2005-11-24 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| JP2006148064A (ja) * | 2004-10-18 | 2006-06-08 | Renesas Technology Corp | 半導体装置及びその製造方法、並びにメモリ回路 |
| JP2006310884A (ja) | 2001-01-18 | 2006-11-09 | Toshiba Corp | Ｎａｎｄゲート回路及びダイナミック回路 |
| JP2006319365A (ja) * | 2006-07-20 | 2006-11-24 | Toshiba Corp | 半導体装置の製造方法 |
Family Cites Families (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03138983A (ja) | 1989-10-24 | 1991-06-13 | Casio Comput Co Ltd | 薄膜トランジスタメモリの製造方法 |
| US6060387A (en) * | 1995-11-20 | 2000-05-09 | Compaq Computer Corporation | Transistor fabrication process in which a contact metallization is formed with different silicide thickness over gate interconnect material and transistor source/drain regions |
| US5902129A (en) * | 1997-04-07 | 1999-05-11 | Lsi Logic Corporation | Process for forming improved cobalt silicide layer on integrated circuit structure using two capping layers |
| US6054355A (en) * | 1997-06-30 | 2000-04-25 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device which includes forming a dummy gate |
| US6291868B1 (en) * | 1998-02-26 | 2001-09-18 | Micron Technology, Inc. | Forming a conductive structure in a semiconductor device |
| US6392302B1 (en) * | 1998-11-20 | 2002-05-21 | Micron Technology, Inc. | Polycide structure and method for forming polycide structure |
| US6737716B1 (en) * | 1999-01-29 | 2004-05-18 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US6524904B1 (en) * | 1999-04-20 | 2003-02-25 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating semiconductor device |
| US7391087B2 (en) | 1999-12-30 | 2008-06-24 | Intel Corporation | MOS transistor structure and method of fabrication |
| KR20010066122A (ko) * | 1999-12-31 | 2001-07-11 | 박종섭 | 반도체 소자의 폴리사이드 듀얼 게이트 형성 방법 |
| TW448508B (en) | 2000-02-03 | 2001-08-01 | Taiwan Semiconductor Mfg | Self-aligned cobalt silicide process for preventing the bridge connection between the gate and doped region of substrate |
| TW461047B (en) * | 2000-03-09 | 2001-10-21 | Winbond Electronics Corp | Manufacturing method of embedded DRAM |
| US6642592B2 (en) * | 2000-07-22 | 2003-11-04 | Hyundai Electronics Industries Co., Ltd. | Semiconductor device and method for fabricating same |
| US6388327B1 (en) * | 2001-01-09 | 2002-05-14 | International Business Machines Corporation | Capping layer for improved silicide formation in narrow semiconductor structures |
| TWI288472B (en) * | 2001-01-18 | 2007-10-11 | Toshiba Corp | Semiconductor device and method of fabricating the same |
| TW531795B (en) | 2002-02-27 | 2003-05-11 | Taiwan Semiconductor Mfg | Self-aligned metal silicide process using cobalt silicide |
| US6570214B1 (en) * | 2002-03-01 | 2003-05-27 | Ching-Yuan Wu | Scalable stack-gate flash memory cell and its contactless memory array |
| KR100432888B1 (ko) * | 2002-04-12 | 2004-05-22 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조방법 |
| US6995081B2 (en) * | 2002-08-28 | 2006-02-07 | Micron Technology, Inc. | Systems and methods for forming tantalum silicide layers |
| KR100499159B1 (ko) * | 2003-02-28 | 2005-07-01 | 삼성전자주식회사 | 리세스 채널을 갖는 반도체장치 및 그 제조방법 |
| FR2853134B1 (fr) * | 2003-03-25 | 2005-07-01 | St Microelectronics Sa | Procede de fabrication d'un transistor a grille metallique, et transistor correspondant |
| US6872606B2 (en) * | 2003-04-03 | 2005-03-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device with raised segment |
| KR100481185B1 (ko) * | 2003-07-10 | 2005-04-07 | 삼성전자주식회사 | 완전 게이트 실리사이드화 공정을 사용하여 모스트랜지스터를 제조하는 방법 |
| DE10345374B4 (de) * | 2003-09-30 | 2006-08-10 | Advanced Micro Devices, Inc., Sunnyvale | Halbleiterbauteil mit einem Nickel/Kobaltsilizidgebiet, das in einem Siliziumgebiet gebildet ist und Verfahren zu seiner Herstellung |
| US7067379B2 (en) * | 2004-01-08 | 2006-06-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Silicide gate transistors and method of manufacture |
| US7154779B2 (en) * | 2004-01-21 | 2006-12-26 | Sandisk Corporation | Non-volatile memory cell using high-k material inter-gate programming |
| US7030012B2 (en) | 2004-03-10 | 2006-04-18 | International Business Machines Corporation | Method for manufacturing tungsten/polysilicon word line structure in vertical DRAM |
| JP4640918B2 (ja) * | 2004-03-11 | 2011-03-02 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
| JP2005294799A (ja) * | 2004-03-12 | 2005-10-20 | Toshiba Corp | 半導体装置およびその製造方法 |
| TWI252539B (en) * | 2004-03-12 | 2006-04-01 | Toshiba Corp | Semiconductor device and manufacturing method therefor |
| US7498641B2 (en) * | 2004-05-28 | 2009-03-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Partial replacement silicide gate |
| US7705405B2 (en) * | 2004-07-06 | 2010-04-27 | International Business Machines Corporation | Methods for the formation of fully silicided metal gates |
| TWI235462B (en) * | 2004-07-21 | 2005-07-01 | Powerchip Semiconductor Corp | Nonvolatile memory and manufacturing method thereof |
| US7148097B2 (en) * | 2005-03-07 | 2006-12-12 | Texas Instruments Incorporated | Integrated circuit containing polysilicon gate transistors and fully silicidized metal gate transistors |
| JP2006324527A (ja) | 2005-05-19 | 2006-11-30 | Elpida Memory Inc | 半導体装置およびその製造方法 |
| US8338887B2 (en) * | 2005-07-06 | 2012-12-25 | Infineon Technologies Ag | Buried gate transistor |
| US8652912B2 (en) | 2006-12-08 | 2014-02-18 | Micron Technology, Inc. | Methods of fabricating a transistor gate including cobalt silicide |
| TWI422017B (zh) * | 2011-04-18 | 2014-01-01 | Powerchip Technology Corp | 非揮發性記憶體元件及其製造方法 |
-
2006
- 2006-12-08 US US11/636,192 patent/US8652912B2/en active Active
-
2007
- 2007-12-05 WO PCT/US2007/086487 patent/WO2008073776A2/en active Application Filing
- 2007-12-05 JP JP2009540447A patent/JP2010512648A/ja active Pending
- 2007-12-07 TW TW104133084A patent/TWI582841B/zh active
- 2007-12-07 TW TW096146873A patent/TW200832528A/zh unknown
- 2007-12-07 TW TW102115754A patent/TWI517222B/zh active
-
2014
- 2014-02-18 US US14/182,794 patent/US9882015B2/en active Active
- 2014-03-10 JP JP2014046036A patent/JP2014146816A/ja active Pending
Patent Citations (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1174527A (ja) * | 1997-06-30 | 1999-03-16 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPH1174219A (ja) * | 1997-06-30 | 1999-03-16 | Toshiba Corp | 半導体装置の製造方法および半導体装置 |
| JP2001077323A (ja) * | 1999-07-02 | 2001-03-23 | Toshiba Corp | 半導体装置の製造方法 |
| JP2001168059A (ja) * | 1999-12-03 | 2001-06-22 | Matsushita Electronics Industry Corp | 半導体装置及びその製造方法 |
| JP2002203919A (ja) * | 2000-10-30 | 2002-07-19 | Toshiba Corp | 半導体装置、及び、不揮発性メモリの製造方法 |
| JP2006310884A (ja) | 2001-01-18 | 2006-11-09 | Toshiba Corp | Ｎａｎｄゲート回路及びダイナミック回路 |
| JP2004152973A (ja) * | 2002-10-30 | 2004-05-27 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2004200550A (ja) * | 2002-12-20 | 2004-07-15 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2004273556A (ja) * | 2003-03-05 | 2004-09-30 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2004273559A (ja) * | 2003-03-05 | 2004-09-30 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JP2004349471A (ja) * | 2003-05-22 | 2004-12-09 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| WO2005109491A1 (en) * | 2004-05-06 | 2005-11-17 | Micron Technology, Inc. | Methods of forming electrical connections for semiconductor constructions |
| JP2007536740A (ja) * | 2004-05-06 | 2007-12-13 | マイクロン テクノロジー，インコーポレイテッド | 半導体構成のための電気的接続を形成する方法 |
| JP2006148064A (ja) * | 2004-10-18 | 2006-06-08 | Renesas Technology Corp | 半導体装置及びその製造方法、並びにメモリ回路 |
| JP2005328079A (ja) * | 2005-07-11 | 2005-11-24 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| JP2006319365A (ja) * | 2006-07-20 | 2006-11-24 | Toshiba Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
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