JP2004152973A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】低接合リークで、かつゲート電極との電気的容量結合も少ない、シリサイド化エレベーテッド・ソース・ドレイン構造を得る。
【解決手段】半導体基板100上にゲート電極300、ソース領域121およびドレイン領域122を形成し、ソース、ドレイン領域上に第1の半導体層131、132およびゲート電極側に層厚の薄い薄層領域1412、1421をもつ第2の半導体層141、142を形成する。まず第2の半導体層にシリサイドの低温度で生成される第1のシリサイド相を形成し、続いて第2の半導体層の薄層領域を第1のシリサイド相5012、5021として残存させたまま、他の領域を、高い温度で生成し第1のシリサイド相と異なる組成比を有する第2のシリサイド相に変化させる半導体装置の製造方法。
【選択図】 図1

Description

【0001】
【発明の属する技術分野】
本発明は半導体装置、特に高速微細電界効果型トランジスタの大規模集積化半導体装置およびその製造方法に関する。
【0002】
【従来の技術】
高速高機能半導体装置の実現のため、これに用いられる個々の半導体素子の微細化、およびその大規模集積化に対する要求は時を追って増大している。しかし、これらの半導体素子の主要な構成要素である電界効果型トランジスタ(MOSFET)の微細化を考えた場合、これには様々な困難が伴う。
【0003】
例えば、MOSFETのチャネル長(即ちゲート電極の長さ)の縮小に伴いしきい値電圧が下降する(短チャネル効果)。半導体回路の設計時に意図したしきい値電圧と異なった素子が形成されると、設計の意図とは異なる素子動作を引き起こし回路全体の機能を損なう。さらにゲート電極の加工寸法に、しきい値電圧が依存するため、わずかな加工すれでも、目途の特性の素子を得る事が不可能となり、多数の均一な素子を必要とする半導体回路、例えば、DRAM (Dynamic Random Access Memory)の製造には、極めて不都合となる。
【0004】
この様な短チャネル効果は、MOSFETのソースおよびドレイン電極部分での電界の歪みが、チャネル長の縮小に伴い、チャネル部分中央付近にまで影響を与える事に起因している。この影響は、ソースおよびドレインを形成するpn接合の接合位置を半導体表面に近づける、(即ちpn接合を浅くする)事で回避出来る。しかし、単に、pn接合を浅くすると、これにより構成されているソース、ドレイン電極の抵抗が増大し、素子を伝わる信号の高速伝達を阻害する。
【0005】
この問題に対処し、ソース、ドレイン電極の低抵抗化を図るために、ソース、ドレインの上部を一部、金属と化合(シリサイド化)させることが行われる。シリサイドを行うための金属種としては、コバルトCo,チタンTi,ニッケルNiのような元素が使用されている。このうち細線形状にしたときに電気抵抗の上昇(細線効果)がみられず、高温での安定性を保持し微細化Siに対応可能なシリサイド化用の金属種はCoである。しかし、この時、金属原子がソース、ドレイン領域を形成するシリコン中を急速に拡散し、これらの領域を浅い接合で形成した場合、接合部分にまで到達してしまう。このため、接合のリークをもたらす。
【0006】
実際、この金属原子の拡散は極めて高速で、Coの場合、シリサイド化を行うため、800℃,30秒の急速熱処理を行っただけで150nmの深さにまで達してしまうほどである。実際、図18に、接合深さを変えたn+/p接合上に、Coシリサイドを35nm形成したときの接合リークの値を、シリサイドを施さなかった接合の参照データと共に示す。シリサイド膜よりずっと深い、接合深さ150nm付近で、すでに接合リークが発生していることがわかる。これはCo原子が基板中に拡散した結果である。
【0007】
このように、金属原子の高速な拡散は、金属とシリコンが接した面では不可避的に進行する。シリコン基板の深くに侵入した金属原子により、シリコン禁止帯中にリークの生成を媒介する準位が形成される。当然ソース、ドレイン接合部分に準位が形成されれば、ここにリーク電流が発生してしまう。ソース、ドレイン接合を通じて電流が漏れ出すと、素子の動作が損われたり、DRAMなどの記憶素子では、書き込まれた情報が失われてしまい、半導体装置の本来の機能が喪失する。
【0008】
この対策として、従来、ソース、ドレイン電極を形成しようとする半導体基板表面部分に選択的に半導体物質を追加形成し、この領域の表面をもともとの半導体表面(即ちチャネルの形成される面)より上方に移動させ、この追加形成された表面を通じてソース、ドレインのpn接合の形成、および、シリサイド層の形成を行うエレベーテッド・ソース・ドレイン法が用いられている。接合の位置は本来の半導体表面(即ちチャネルの形成される面)に対しては浅く、一方でこのように新たに形成された表面からは深く、したがって、ソース、ドレインを形成する電極部分の厚み(拡散層の厚み)は確保するというものである。こうした選択シリコン成長は、エピタキシャル成長技法を用いて達成することが出来る。
【0009】
しかし、結晶中の金属の拡散はそれ自体極めて急速であるので、追加形成するシリコン層の厚さを充分確保しなければならない。しかしながら、選択シリコン成長膜はゲート電極に隣接した領域でその膜厚が薄くなる。このため、金属を堆積した層から、接合面への最短距離はこの浅い部分で決してしまい、選択シリコン成長膜をいくら厚くしても、接合リークを抑制する機能は限られてしまうことになる。
【0010】
結局、ゲート電極直近に形成される極めて浅いソース、ドレイン拡張部(ソース、ドレイン・エクステンション部)上にシリコン層を追加形成し、これをシリサイド化すれば、忽ち、著しい接合リークが発生してしまうことになる。よって、ソース、ドレイン・エクステンション部上には金属化合層を形成することはできず、この部分の電気的抵抗は非常に高くなり、大きな電位降下が発生する。即ち、素子に印加する電位が充分チャネル部分に伝達せず、高駆動力のMOSFETの実現を妨げることになる。
【0011】
一方、ソース、ドレイン・エクステンション部を含むソース、ドレイン領域上に、シリコン層を追加形成する場合、ゲート側壁は非常に薄くなければならず、ゲート電極に隣接したソース、ドレイン・エクステンション部領域上で追加シリコン層の膜厚が薄くなる事は、ソース、ドレイン電極とゲート電極との電気的容量結合を少なく保ち、素子の高速動作を確保するためにはむしろ極めて好都合な特徴である。しかし、上述したように、この利点が、電気的抵抗の低減のためのシリサイド化と両立しないと言う困難が生じてくる。
【0012】
【発明が解決しようとする課題】
以上詳しく説明した通り、素子の微細化に伴い、ソース、ドレインの接合位置を浅く保ちつつ、且つ、ソース、ドレインの電気抵抗を低く抑えるために、これをシリサイド化することが必要になるが、シリサイドを形成する金属原子の高速拡散と、これが引き起こす接合リークを低く抑えるということが困難になってくる。
【0013】
しかし、この困難を解消すべくエレベーテッド・ソース・ドレイン構造を実現するに当たっては、ソース、ドレイン電極とゲート電極との電気的容量結合を少なく保つために、ゲート電極に隣接したソース、ドレイン・エクステンション部で追加シリコン層の膜厚は薄く無ければならない。しかしながら、これでは、ここでの接合リークを抑制することが困難となる。
【0014】
本発明は、前記のような、従来技術の欠点を除去し、浅いソース、ドレイン接合位置を保ちつつ、シリサイド化され、かつ接合リークが低く抑えられ、ソース、ドレイン電極と、ゲート電極との電気的容量結合も少なく保たれた、エレベーテッド・ソース・ドレイン構造を有する、半導体装置の製造方法を提供しようとするものである。
【0015】
【課題を解決するための手段】
前記課題を解決するために、本発明は、半導体基板上にゲート絶縁膜およびこのゲート絶縁膜上にゲート電極を形成し、前記半導体基板に前記ゲート電極を挟んでソース領域とドレイン領域を形成する工程と、
前記ソース領域およびドレイン領域上に第1の半導体層を形成する工程と、
前記第1の半導体層上に前記ゲート電極側に層厚の薄い薄層領域をもつ第2の半導体層を形成する工程と、
前記第2の半導体層に所定温度で生成される第1のシリサイド相を形成する工程と、
前記第2の半導体層の前記薄層領域を前記第1のシリサイド相として残存させたまま、前記第2の半導体層の他の領域を、前記第1のシリサイド相の前記所定の温度よりも高い温度で生成し前記第1のシリサイド相と異なる組成比を有する第2のシリサイド相に変化させる工程と、
を具備することを特徴とする半導体装置の製造方法を得るものである。
【0016】
本発明の一態様によれば、半導体基板例えばシリコンのMOSFETのソース、ドレイン領域(エクステンション部を含む)、ゲート電極、ゲート側壁を形成後、エクステンション部を含むソース、ドレイン領域上に選択的に第1と第2の半導体層例えばシリコン層を追加形成することを含んでいる。このとき、ゲート電極に近いソース、ドレイン・エクステンション部上に形成されるシリコン層の第2の半導体層が薄層化、例えばゲート電極に向かって薄くなるように傾斜を持っていることを特徴とする。さらに、追加形成されたシリコン層上に薄いCo膜を形成し、これを熱処理し、ソース、ドレイン、ゲート電極上にCoSi層を形成することを含んでいる。
【0017】
さらに本発明は、ソース、ドレイン・エクステンション部上に形成された前記CoSi層を残存させつつ、その他のソース、ドレイン領域上に形成されたCoSi層のみを選択的にCoSi層へ相転移させる事を含んでいる。
【0018】
さらに本発明は、ソース、ドレイン領域上に選択的に堆積形成されるシリコンの第1の半導体層と第2の半導体層のうち、第1の半導体層に含まれる酸素濃度を高くし、第2の半導体層で低くし、基板側で高く、表面付近で低くなるように非均一にすることを特徴とする。第1の半導体層と第2の半導体層を連続して形成し、含有酸素濃度を層厚方向に変化させてもよい。
【0019】
また、本発明は、選択的にシリコン層を追加形成した後、再びゲート側壁を形成する事を含んでいる。
【0020】
さらに、シリサイド化熱処理に先立ち、ソース、ドレイン領域上に選択的に形成されるシリコン層を非晶質(アモルファス)化することを特徴とする。
【0021】
さらに、本発明は、半導体基板と、半導体基板上に形成されたゲート電極と、ゲート電極を挟んで半導体基板に形成されたソース、ドレイン領域と、ソース、ドレイン領域上に形成され、ゲート電極に近づくにつれて膜厚が薄くなる傾斜領域を備える半導体層と、傾斜領域上に形成された第1の温度で安定な組成比を有する第1のシリサイド相及び前期第1の利子サイド相の周縁に形成された第1の温度よりも高温の第2の温度で安定な組成比を有する第2のシリサイド相を備えるシリサイド層とを具備することを特徴とする半導体装置を提供する。
【0022】
SiとCoの金属化合反応(シリサイド化反応)は、低温でCoSiという相を形成後、温度の上昇に伴い、最終的には電気抵抗の低いCoSi相へ転移していく。このシリサイド化反応に伴ってCo原子がシリコン基板奥深くに拡散侵入し、リークの原因になることは先に説明した。そこで、さらに、Co原子の拡散侵入がシリサイド化反応のどの時点で顕著に進行するかを調べた。その結果、図2に示す様に、Coの拡散は、CoSi相がCoSi相に相転移する際に発生していることがわかった。図中にはCoSi相への転移後のシリコン基板内のCo原子の濃度分布のSIMS測定結果をCoSi相形成後の分布と比較して示してある。明らかに、Coのシリコン基板内への拡散は、CoSi相への相転移反応に伴い遊離したCo原子がシリコン基板中に放出されることで進行する事がわかる。
【0023】
さて、この相転移反応であるが、発明者の調査の結果、CoSi相からCoSi相への相転移温度はシリコンの結晶状態、および、シリコン中の酸素原子の存在に大きく依存することが発見された。
【0024】
図3には、CoSi相に熱処理を施し、これがCoSi相へ相転移してゆくに伴い、その抵抗率が減少してゆく様子を熱処理温度の関数として示してある。単結晶シリコン基板上に形成されたCoSi相(A)と、Asを注入量1×1O14cm−2でイオン注入することにより非晶質(アモルファス)化したシリコン上に形成したCoSi相(B)、および、前記イオン注入を酸化膜を介して行うことによりシリコン中に酸素原子を弾き入れたシリコン上に形成したCoSi相(C)の各特性を比較して図示している。熱処理には窒素雰囲気中で昇降温速度100℃/secの急速熱処理(RTA,Rapid Thermal Annealing)処理を用いた。図中、抵抗率の急速な減少はCoSi相からCoSi相への相転移を意味することは言うまでもない。
【0025】
シリコン単結晶上では650℃から700℃で初めて相転移が進行するのに対して、アモルファス上では550℃ですでに相転移が完了していることがわかる。一方、酸素原子を弾き入れたシリコン上では600℃から650℃で相転移が進行することが見て取れる。このとき弾き入れられた酸素原子の濃度は1x1O19cm−3であった。酸素濃度が1x1018cm−3を下回った場合、このような酸素の効果は見られなかった。酸素濃度は実用上1×1021cm−3まで可能である。
【0026】
そこで図1に示すように、素子分離領域101,102、ゲート絶縁物200、ゲート電極300が形成されたシリコン単結晶基板100面の、エクステンション部111,112を含むソース、ドレイン121,122上に、選択的にシリコン層を追加形成する。この際、エピタキシャル成長技法を調節して、成長の初期には酸素を含む第1のシリコン層131,132,133を追加形成し、その上に、酸素を含まない第2のシリコン層141,142,143を形成する。このとき、ゲート電極直近での酸素を含まないシリコン層の選択成長速度が遅くなるようにエピタキシャル成長技法を調節する。当然、エクステンション部111,112上には第2のシリコン層の傾斜領域分1412,1421が形成され、ここでの、酸素を含まないシリコン層141,142の厚さが、ソース・ドレイン領域121,122上に形成される水平部分の酸素を含まないシリコン層141,142の厚さよりは薄くなる。これにより、ゲート電極300とソース、ドレイン電極121,122との電気容量結合が抑制され、素子の高速動作が可能になる。
【0027】
次いで、これらにAsを1x1014cm−2注入し表面をアモルファス化した後、薄いCo層を堆積し、選択CoSi相を生成するべく第1の熱処理を施し、未反応のCoをウエットエッチングすることで、第2のシリコン層141,142の水平部1413,1423、傾斜領域1412,1421共に、自己整合的にCoSi層を形成する。このとき、酸素を含まないシリコン層が形成する薄い、エクステンション上の傾斜領域1412,1421では、これがシリサイド化により消費され、CoSi下層は、酸素を含むシリコン層131,132に接する。一方、酸素を含まない第2のシリコン層141,142が厚い水平部1413,1423では、CoSi層下に、未だ、酸素を含まないシリコン層が残存する。従って、これに、550℃で第2の熱処理を行うと、水平部ではCoSi層511,512,513への相転移反応が進行するが、前記に説明した通り、エクステンション上の傾斜領域1412,1421では相転移が進行せず、CoSi層5011,5012,5021,5022が残存し、図1(b)に示す構造を得る。
【0028】
このように、第2の熱処理を、エクステンション部上の傾斜領域では相転移が進行せず、水平部で進行するように調節することで、前述したように、Co原子のシリコン中への拡散は相転移に付随して進行するので、相転移反応が進行しないエクステンション部では、原子の拡散が発生しない。当然、エクステンション部では接合面に金属原子が到達することはなくなる。従って、これに伴う接合リークも発生しない。
【0029】
したがって、ソース、ドレイン・エクステンション部上に、リークを伴わない金属化合層が形成でき、この部分の電気的抵抗を大きく低減し、素子に印加する電位が充分チャネル部分に伝達され、高駆動力のMOSFETが実現できる。同時に、接合の深いソース、ドレイン領域上には、より抵抗の低いCoSi層が形成されておりMOSFETの超高速化が達成できる。
【0030】
一方、ソース、ドレイン・エクステンション部上に追加形成されたシリコン層は傾斜を有しており、ゲート電極とソース、ドレイン電極との電気容量結合を小さく抑えられるので、更なるMOSFETの超高速化が図れる。
【0031】
また、エクステンション部では接合面に金属原子が到達することはなくなるので、持ち上げ用半導体層の膜厚は薄く保つことができる。
【0032】
さらに、ソース、ドレイン・エクステンション部の接合深さは、シリサイド化に伴う接合リークを考慮する必要がないため、設計上必要な任意の深さに設定できる。よって、短チャネル効果を防止し、しきい値電圧の制御性を確保できる。
【0033】
加えて、ゲート側壁の長さ(ソース、ドレイン・エクステンション部の長さ)は、シリサイド化に伴う接合リークを考慮する必要がないため、100nm以下にすることができ、素子の駆動力を向上させることができる。
【0034】
【発明の実施の形態】
(実施形態1)
以下、本発明の実施形態1を図4乃至図11を参照して説明する。本実施形態は、Co原子の基板への拡散とゲート電極とソース、ドレイン電極との電気的容量を抑制したサリサイド型のエレベーテッドソース・ドレインMOSFET構造の簡略な製造工程を具現するものである。ここにサリサイドとは、ソース、ドレイン、ゲート電極上に自己整合的にシリサイドを形成する方法およびこれにより得られる構造をいう。
【0035】
(1)(図4)単結晶シリコン半導体基板100の主面に素子分離領域101,102を形成する。
【0036】
(2)(図5)次にシリコン半導体基板の表面に例えばシリコン酸化膜からなるゲート絶縁膜200を形成し、さらにその上にゲート電極300を例えばポリシリコンで形成している。また、ゲート電極300の左右には、これを挟んでソース、ドレイン・エクステンション領域となる基板と逆の導電性を有した浅い拡散層111,112を形成する。
【0037】
(3)(図6)さらにゲート電極300の左右には窒化シリコン層のゲート側壁301,302が例えばシリコン窒化膜が形成され、また基板上にはゲート電極を挟んで、ソース、ドレイン領域となる基板と逆の導電性を有した拡散層121,122が形成されている。ゲート側壁301、302は核酸層121、122を形成後、浅い拡散層111、112の上部の一部を露出するように、例えば選択的等方エッチングにより後退させておく。
【0038】
(4)(図7)この後、1x1019cm−3以上の濃度で酸素を含むシリコン層131,132,133を選択的に夫々、エクステンション部を含むソース、ドレイン領域上、および、ゲート電極上に形成する。これは、エピタキシャル成長技法を用いて、例えば800℃,10TorrでSiHClを300cm/min、HClを100cm/min、Hを10000cm/min、Oを1cm/minの流量で供給することで行える。この条件下では、ゲート電極に隣接したエクステンション部にもシリコン層は成長し、大きな傾斜は形成されない。酸素含有シリコン層膜厚はゲート電極に接したエクステンション部で、例えば20nm程度になるようにする。また、エピタキシャル成長時に、ソース、ドレイン領域と同じ極性の導電性不純物を含むガスをさらに供給し、シリコン層131,132,133を導電性にしても良いことはいうまでもない。
【0039】
(5)(図8)引き続き、酸素の含有濃度が1x1018cm−3以下のシリコン層141,142,143を酸素含有シリコン層131,132,133の上に、エピタキシャル成長技法を用いて、例えば、供給ガス流量を、SiHCl:300cm/min, HCl:200cm/min, H:10000cm/min、と変更することで形成する。この条件下では、ゲート電極隣接部、および、素子分離隣接部には、ほとんどシリコン層が成長せず、ここに、<111>結晶面が現れた場合、55°近くの傾斜領域部1411,1412,1421,1422が形成されることになる。一方、ゲート電極300を構成するポリシリコン上では、結晶性が不定なため、追加シリコン層143に傾斜領域は形成されない。シリコン層141,142,143の膜厚は、この後行うシリサイド化反応で消費されるシリコン厚さ以上にしておくことが好ましい。例えば、35nmのCoSi層を形成する場合、シリコン層141,142,143の平坦部1413,1423の膜厚は36nm程度とする。また、エピタキシャル成長時に、ソース、ドレイン領域と同じ極性の導電性不純物を含むガスをさらに供給し、シリコン層141,142,143を導電性にしても良いこと前記と同様である。もちろん、追加形成シリコン層131,132,133,141,142,143に、傾斜領域の角度以上の角度を持って、斜めから導電性物質をイオン注入して、急速熱処理を加え、これらを導電性としても良いことはいうまでもない。
【0040】
(6)(図9)次いで、Asを例えば、30keV,注入量1x1O14cm−2でイオン注入し、追加形成シリコン層141,142,143上部をアモルファス化する。形成されるアモルファス層の厚さは、この後のシリサイド化反応で消費されるシリコン厚さ以下に設定することが望ましい。さらに、この上にCo層600を公知の技術のうちの効果的な方法、例えばスパッタ法などを用いて、例えば10nmの膜厚で、全面に堆積する。必要に応じてこの上にさらに、Capとなる金属物質、例えばTi、TiNのような物質を堆積形成しても良い。Coの膜厚は、この後形成されるCoSi層により消費されるシリコン層厚さが、側壁301,302の外方に拡張したエクステンション部111a,112aの長さの8割以上になるようにすることが望ましい。
【0041】
(7)(図10)続いて、この半導体基板を、例えば450℃,30sec窒素中で急速熱処理し、Coと直接接しているシリコンとの間でシリサイド化反応を選択的に進行させる。CoSi領域が、ソース上501、ゲート上503、ドレイン上502に形成される。当然、傾斜領域1411,1412,1421,1422にもCoSi層5011,5012,5021,5022が形成される。この熱処理ではCoSi層は形成されないことに注目すべきである。従ってCo原子がソース121、ゲート300、ドレイン122、および、エクステンション部111,112へ拡散することもない。この場合、形成されるCoSi層の厚さは20nm程度となる。ゲート側壁301,302、素子分離領域101,102上の未反応のCoは、硫酸と過酸化水素水の混合液に浸すことで選択的に除去する。側壁301,302の外方に拡張したエクステンション部111a,112aの長さが25nmであるとすれば、この部分の上部に位置する、傾斜領域1412,1421に形成されたCoSi層5012,5021の下面は酸素含有シリコン層131,132に接することになる。
【0042】
(8)(図11)続いて、例えば、窒素雰囲気中で、550℃,30secの急速熱処理を行う。CoSi層の内、水平面に形成されたものは、その下部が酸素含有シリコン層に接していないため、CoSi 511,513,512へ相転移する。最終的なCoSi層の膜厚は35nm程度となる。一方、傾斜領域1411,1412,1421,1422上の形成されたCoSi層5011,5012,5021,5022の下面は酸素含有シリコン層に接しているため、CoSiへ相転移することなく、そのまま残存する。
【0043】
従って、エクステンション部上部に形成された追加シリコン層傾斜領域1412,1421上では、Co原子が拡散することもないので、接合の浅いこの部分で、リーク電流が発生することもない。その上、エクステンション部上部に追加シリコン層、および、金属シリサイド層5012,5021が存在するために、この部分での電気的抵抗を大きく低減し、素子に印加する電位が充分チャネル部分に伝達され、高駆動力のMOSFETが実現できる。加えて、エクステンション部上に追加形成されたシリコン層は傾斜を有しており、ゲート電極とソース、ドレイン電極との電気容量結合を小さく抑えられるので、更なるMOSFETの高速化が図れる。また、接合の深いソース、ドレイン領域上には、より抵抗の低いCoSi層511,512が形成されておりMOSFETの超高速化が達成できる。
【0044】
これに引き続き、層間膜とこれを通じた各電極へのコンタクトの形成、さらに配線工程、実装工程などを経て、半導体装置を完成させる。
【0045】
(実施形態2)
以下、本発明の実施形態2を図12乃至図17を参照して説明する。実施形態1と共通する符号は同様部分を示すものである。本実施形態は、高酸素濃度のシリコン層を用いないで、Co原子の基板への拡散とゲート電極とソース、ドレイン電極との電気的容量を抑制したサリサイド型エレベーテッド・ソース・ドレインMOSFET構造の簡略な製造工程を具現する。
【0046】
(1)(図12)実施形態1に示した工程とおなじく、図6に示す構造を作製する。次に、酸素の含有濃度が1x1018cm−3以下のシリコン層151,152,153をエピタキシャル成長技法を用いて、例えば800℃、10Torr,でSiHClを300cm/min,HClを100cm/mm、Hを10000cm/minの流量で供給することで行える。この条件下では、ゲート電極300に隣接したエクステンション部111a,112aにもシリコン層は成長し、大きな傾斜は形成されない。シリコン層151,152の膜厚はゲート電極に接したエクステンション部111a,112a上で、例えば20nm程度になるようにする。また、エピタキシャル成長時に、ソース、ドレイン領域と同じ極性の導電性不純物を含むガスをさらに供給し、シリコン層151,152,153を導電性にしても良いことはいうまでもない。
【0047】
(2)(図13)酸素の含有濃度が1x1018cm−3以下のシリコン層161,162,163をシリコン層151,152,153の上に、エピタキシャル成長技法を用いて、例えば、供給ガス流量を、SiHCl:300cm/min, HCl:200cm/min, H:10000cm/min、と変更することで形成する。この条件下では、ゲート電極300隣接部、および、素子分離101,102隣接部には、ほとんどシリコン層が成長せず、ここに、<111>結晶面が現れた場合、55°近くの傾斜領域1611、1612,1621,1622が形成されることになる。一方、ゲート電極300を構成するポリシリコン上では、結晶性が不定なため、追加シリコン層163に傾斜領域は形成されない。シリコン層161,162,163の膜厚は、この後行うシリサイド化反応で消費されるシリコン厚さ以上にしておくことが好ましい。例えば、35nmのCoSi層を形成する場合、シリコン層161,162,163の膜厚は36nm程度とする。また、エピタキシャル成長時に、ソース、ドレイン領域と同じ極性の導電性不純物を含むガスをさらに供給し、シリコン層161,162,163を導電性にしても良いこと前記と同様である。
【0048】
この後、ゲート電極の側部に第2の側壁311,312を、例えばシリコン酸化膜を一面に堆積した後、これを異方性エッチングすることにより形成する。このとき、第2のゲート側壁311,312は、ゲート電極に隣接するエクステンション部上に形成された追加シリコン層傾斜領域1612,1621上を覆うように形成する。この時点で、導電性物質をイオン注入して、急速熱処理を加え、追加形成シリコン層151,152,153,161,162,163を導電性としても良いことはいうまでもない。
【0049】
次いで、Asを例えば、30keV, 注入量1x1014cm−2でイオン注入し、追加形成シリコン層161,162,163上部をアモルファス化する。形成されるアモルファス層171,172,173の厚さは、この後のシリサイド化反応で消費されるシリコン厚さ以下に設定することが望ましい。このとき、ゲート電極に隣接するエクステンション部上部に形成された追加シリコン層傾斜領域1612,1621は、第2のゲート側壁311,312に保護されているため、アモルファス化しないことに注目すべきである。図14は、この段階の素子断面図を示している。
【0050】
(3)(図15)さらに、第2のゲート側壁311,312を、例えば、HF溶液に浸すことにより除去した後、この上にCo層600を公知の技術のうちの効果的な方法、例えばスパッタ法などを用いて、例えば10nmの膜厚で、全面に堆積する。必要に応じてこの上にさらに、Capとなる金属物質、例えばTi,TiNのような物質を堆積形成しても良い。Coの膜厚は、この後形成されるCoSi層により消費されるシリコン層厚さが、側壁301,302の外方に拡張したエクステンション部の長さの8割以上になるようにすることが望ましい。
【0051】
(4)(図16)続いて、この半導体基板を、例えば450℃,30sec窒素中で急速熱処理し、Coと直接接しているシリコンとの間でシリサイド化反応を選択的に進行させる。CoSi領域が、ソース上501、ゲート上503、ドレイン上502に形成される。当然、傾斜領域1611,1612,1621,1622にもCoSi層5011,5012,5021,5022が形成される。この熱処理ではCoSi相は形成されないことに注目すべきである。従ってCo原子がソース121、ゲート300、ドレイン122、および、エクステンション部111,112へ拡散することもない。この場合、形成されるCoSi層の厚さは20nm程度となる。ゲート側壁301,302、素子分離領域101,102上の未反応のCoは、硫酸と過酸化水素水の混合液に浸すことで選択的に除去する。
【0052】
(5)(図17)引き続き、例えば、窒素雰囲気中で、550℃、30secの急速熱処理を行う。水平面1613,1623,1633、および、傾斜領域1611,1622はアモルファス化されているため、この部分のCoSi層501,503,502,5011,5022は、領域5012,5021を除いてCoSi層511,512,513に相転移する。最終的なCoSi層の膜厚は35nm程度となる。一方、傾斜領域1612,1621上に形成されたCoSi層5012,5021は結晶化シリコン上に形成されているため、そのまま残存する。
【0053】
当然、エクステンション部上部に形成された追加シリコン層傾斜領域1612,1621上では、CoSi層5012,5021からCo原子が拡散することもないので、接合の浅いこの部分で、リーク電流が発生することもない。その上、エクステンション部上部に追加シリコン層、および、金属シリサイド層5012,5021が存在するために、この部分での電気的抵抗を大きく低減し、素子に印加する電位が充分チャネル部分に伝達され、高駆動力のMOSFETが実現できる。加えて、エクステンション部111a,112a上に追加形成されたシリコン層は傾斜を有しており、ゲート側壁301,302との接触部分が少なく、ゲート電極とソース、ドレイン電極との電気容量結合を小さく抑えられるので、重なるMOSFETの高速化が図れる。また、接合の深いソース、ドレイン領域上には、より抵抗の低いCoSi層511,512が形成されておりMOSFETの超高速化が達成できる。
【0054】
これに引き続き、公知の技術を用いて、層間膜とこれを通じた各電極へのコンタクトの形成、さらには、配線工程、実装工程などを経て、半導体装置を完成させる。
【0055】
前記の実施形態は単一のMOSFETで説明したが、前記製造方法が複数の素子に対しても同様に適応可能であること、また、半導体装置の一部を形成する素子群に対して選択的に適用すること、或いは異なる導電性のMOSFETに対しても、適用できることはいうまでもない。
【0056】
また、シリサイド化金属はCoに限定されるものではなく、異なる温度で生成される少なくとも2つ以上の組成比の異なるシリサイド相を形成し、低温で形成される第1のシリサイド相とアモルファスシリコン層が第2のシリサイド相に相転移していく反応が、結晶化シリコンとの相転移反応より起こりやすく、選択的にアモルファス層との相転移反応を誘起し得る、いかなる金属物質をソース、ドレイン上に形成する場合にも有効である。
【0057】
同様に、異なる温度で生成される少なくとも2つ以上の組成比の異なるシリサイド相を形成し、低温で形成される第1のシリサイド相と酸素を含まないシリコン層が第2のシリサイド相に相転移していく反応が、酸素含有シリコンとの相転移反応より起こりやすく、選択的に相転移反応を誘起し得る、その他の金属物質をソース、ドレイン上に形成する場合にも有効であることは言うまでもない。
【0058】
【発明の効果】
本発明によれば、下記の効果をもつ半導体装置、特に大規模集積化半導体装置を得ることができる。
(1)第2の熱処理を、エクステンション部上の傾斜領域では相転移が進行せず、水平部で進行するように調節することで、相転移反応が進行しないエクステンション部では、原子の拡散が発生しない。当然、エクステンション部では接合面に金属原子が到達することはなくなる。従って、これに伴う接合リークも発生しない。
(2)ソース、ドレイン・エクステンション部上に、リークを伴わない金属化合層が形成でき、この部分の電気的抵抗を大きく低減し、素子に印加する電位が充分チャネル部分に伝達され、高駆動力のMOSFETが実現できる。
(3)接合の深いソース、ドレイン領域上には、より抵抗の低いCoSi層が形成されておりMOSFETの超高速化が達成できる。
(4)ソース、ドレイン・エクステンション部上に追加形成されたシリコン層は傾斜を有しており、ゲート電極とソース、ドレイン電極との電気容量結合を小さく抑えられるので、重なるMOSFETの超高速化が図れる。
(5)エクステンション部では接合面に金属原子が到達することはなくなるので、持ち上げ用半導体層の膜厚は薄く保つことができる。
(6)ソース、ドレイン・エクステンション部の接合深さは、シリサイド化に伴う接合リークを考慮する必要がないため、設計上必要な任意の深さに設定できる。よって、短チャネル効果を防止し、しきい値電圧の制御性を確保できる。
(7)ゲート側壁の長さ(ソース、ドレイン・エクステンション部の長さ)は、シリサイド化に伴う接合リークを考慮する必要がないため、100nm以下にすることができ、素子の駆動力を向上させることができる。
【図面の簡単な説明】
【図1】(a)(b)は本発明に係る半導体装置の一態様を示す断面図。
【図2】CoSi相への転移後のシリコン基板内のCo原子の濃度分布のSIMS測定結果をCoSi相形成後の分布と比較して示した曲線図。
【図3】CoSi相に熱処理を施し、これの伴うCoSi相への相転移反応による抵抗率の減少の様子を、単結晶シリコン基板上に形成されたCoSi相(A)と、Asを1x1014cm−2イオン注入することにより非晶質(アモルファス)化したシリコン上に形成したCoSi相(B)、および、前記イオン注入を酸化膜を介して行うことによりシリコン中に酸素原子を弾き入れたシリコン上に形成したCoSi相(C)を比較して、急速熱処理温度の関数として示した曲線図。
【図4】図5乃至図11とともに本発明の一実施形態の製造方法の工程を説明する断面図。
【図5】本発明の一実施形態の製造方法を説明する断面図。
【図6】本発明の一実施形態の製造方法を説明する断面図。
【図7】本発明の一実施形態の製造方法を説明する断面図。
【図8】本発明の一実施形態の製造方法を説明する断面図。
【図9】本発明の一実施形態の製造方法を説明する断面図。
【図10】本発明の一実施形態の製造方法を説明する断面図。
【図11】本発明の一実施形態の製造方法を説明する断面図。
【図12】図13乃至図17とともに本発明の他の実施形態の製造方法の工程を説明する断面図。
【図13】本発明の他の実施形態の製造方法を説明する断面図。
【図14】本発明の他の実施形態の製造方法を説明する断面図。
【図15】本発明の他の実施形態の製造方法を説明する断面図。
【図16】本発明の他の実施形態の製造方法を説明する断面図。
【図17】本発明の他の実施形態の製造方法を説明する断面図。
【図18】接合深さを変えたn+/p接合上に、Coシリサイドを35nm形成したときの接合リークの値を、シリサイドを施さなかった接合の参照データと共に接合深さの関数として示した曲線図。
【符号の説明】
100:半導体基板、
101,102:素子分離領域
111,112:ソース、ドレイン、エクステンション領域
121,122:ソース、ドレイン拡散層領域
131,132,133:酸素含有追加シリコン層(第1の半導体層)
141,142,143:追加シリコン層(第2の半導体層)
1411,1412,1421,1422:第2半導体層の傾斜領域(薄層領域)
1413、1423、1433:は第2半導体層の水平領域
151,152,153:追加シリコン層(第1の半導体層)
161,162,163:追加シリコン層(第2の半導体層)
1611,1612,1621,1622:第2半導体層の傾斜領域(薄層領域)
1613、1623、1633:第2半導体領域の水平領域
171,172,173:アモルファス層
200:ゲート絶縁膜
300:ゲート電極
301,302:ゲート側壁
311,312:第2のゲート側壁(絶縁物質)
501,502,503:CoSi層
5011,5012,5021,5022:CoSi層
511,512,513:CoSi
5111,5122:CoSi
600:Co層

Claims (9)

  1. 半導体基板上にゲート絶縁膜およびこのゲート絶縁膜上にゲート電極を形成し、前記半導体基板に前記ゲート電極を挟んでソース領域とドレイン領域を形成する工程と、
    前記ソース領域およびドレイン領域上に第1の半導体層を形成する工程と、
    前記第1の半導体層上に前記ゲート電極側に層厚の薄い薄層領域をもつ第2の半導体層を形成する工程と、
    前記第2の半導体層に所定温度で生成される第1のシリサイド相を形成する工程と、
    前記第2の半導体層の前記薄層領域を前記第1のシリサイド相として残存させたまま、前記第2の半導体層の他の領域を、前記第1のシリサイド相の前記所定の温度よりも高い温度で生成し前記第1のシリサイド相と異なる組成比を有する第2のシリサイド相に変化させる工程と、
    を具備することを特徴とする半導体装置の製造方法。
  2. 請求項1記載の半導体装置の製造方法において、前記シリサイドがコバルトシリサイド、第1のシリサイド相がCoSi、第2のシリサイド相がCoSiである事を特徴とする半導体装置の製造方法。
  3. 半導体基板上にゲート絶縁膜およびこのゲート絶縁膜上にゲート電極を形成し、前記半導体基板に前記ゲート電極を挟んでソース領域とドレイン領域を形成する工程と、
    前記ソース領域およびドレイン領域上に第1の半導体層を形成する工程と、
    前記第1の半導体層上に、前記ゲート電極側に層厚の薄い薄層領域をもつ第2の半導体層を形成する工程と、
    前記薄層領域を除く前記第2の半導体層を非晶質化する工程と、
    前記第2の半導体層に所定温度で生成される第1のシリサイド相を形成する工程と、
    前記第2の半導体層の前記薄層領域を前記第1のシリサイド相として残存させたまま、前記第2の半導体層の他の領域を、前記第1のシリサイド相の前記所定の温度よりも高い温度で生成し前記第1のシリサイド相と異なる組成比を有する第2のシリサイド相に変化させる工程と、
    を具備することを特徴とする半導体装置の製造方法。
  4. 請求項3記載の半導体装置の製造方法において、第1のシリサイド相を形成するに先立って、前記第1の半導体層の薄層領域上に絶縁物質を形成した後、この絶縁物質をマスクにして前記第2の半導体層上を非晶質化する事を特徴とする半導体装置の製造方法。
  5. 半導体基板と、
    前記半導体基板上に形成されたゲート電極と、
    前記ゲート電極を挟んで前記半導体基板に形成されたソース、ドレイン領域と、
    前記ソース、ドレイン領域上に形成され、前記ゲート電極に近づくにつれて膜厚が薄くなる傾斜領域を備える半導体層と、
    前記傾斜領域上に形成された第1の温度で安定な組成比を有する第1のシリサイド相及び前期第1の利子サイド相の周縁に形成された第1の温度よりも高温の第2の温度で安定な組成比を有する第2のシリサイド相を備えるシリサイド層とを具備することを特徴とする半導体装置。
  6. 請求項5記載の半導体装置において、前記シリサイドがコバルトシリサイド、第1のシリサイド相がCoSi、第2のシリサイド相がCoSiである事を特徴とする半導体装置。
  7. 請求項5記載の半導体装置において、前記傾斜領域下に拡散により形成されているソース、ドレイン領域の深さが、それ以外のソース、ドレイン領域の深さよりも浅い事を特徴とする半導体装置。
  8. 請求項6記載の半導体装置において、前記ソース、ドレイン領域上の半導体層内の酸素濃度が、基板側で1x1019cm−3を超え、上表面では、1x1018cm−3を下回る事を特徴とする半導体装置。
  9. 請求項5記載の半導体装置において、前記ゲート電極上部に前記第2のシリサイド相が形成されている事を特徴とする半導体装置。
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