JP2007067425A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】半導体基板表面のＲＩＥ処理による汚染を防止し、エレベーテッド・ソース、ドレイン拡散層の膜厚の制御が可能な半導体装置の製造方法の提供。
【解決手段】半導体基板110上に第１の絶縁膜112と、第１及び第２のダミーゲート電極113、第２の絶縁膜114とを形成する工程と、これらの側面に第３の絶縁膜115を形成し、ウエットエッチング処理により、第１、第２のダミーゲート電極及び第３の絶縁膜が形成されていない半導体基板上の第１の絶縁膜を除去し、第１、第２の領域の半導体基板表面を露出する工程と、この露出基板面に第１、第２のエピタキシャル層の第１、第２の拡散層118、121とを形成する工程と、第１及び第２の絶縁膜112、114、第１及び第２のダミーゲート電極113とを除去し、半導体基板110を露出する工程と、この露出された半導体基板110上にゲート絶縁膜126、第１及び第２のゲート電極128を形成する工程とを具備する。
【選択図】 図８

Description

本発明は、半導体装置の製造方法に係わり、特に、微細化が要求される素子構造に関する。

ＭＯＳＦＥＴにおいて、微細かつ高速な素子の実現のために、浅いソース・ドレイン拡散層を形成する要求と、その拡散層上に形成するシリサイド膜による拡散層接合リーク電流の発生の問題を同時に解決できる技術が要求される。この要求を満たす有効な技術として、ソース・ドレイン拡散層上にシリコンをエピタキシャル成長させ、ソース・ドレイン拡散層の表面を元々のシリコン基板の表面よりも迫り上げるエレベーテッド・ソース・ドレイン技術がある。

このエレベーテッド・ソース・ドレイン技術により形成されたエレベーテッド・ソース・ドレイン拡散層、及びシリサイド膜を有するＭＯＳＦＥＴの製造工程を以下に示す。

まず、図２６（ａ）に示すように、ＳＴＩ（Shallow Trench Isolation）技術等を用いて、シリコン基板１０内にシリコン酸化膜からなる素子分離領域１１が形成される。この素子分離領域１１が形成されていないシリコン基板１０上に、酸化技術を用いて厚さが例えば３ｎｍのゲート酸化膜１２が形成される。

次に、ＣＶＤ（Chemical Vapor Deposition）技術を用いて、ゲート酸化膜１２上に、将来除去されるダミーのゲートとして、厚さが例えば１５０ｎｍのポリシリコン１３が形成され、このポリシリコン１３上に厚さが例えば５０ｎｍのシリコン窒化膜１４が形成される。その後、リソグラフィ技術を用いてシリコン窒化膜１４上にパターニングされたレジスト（図示せず）が形成され、ＲＩＥ（反応性イオンエッチング）技術を用いてポリシリコン１３及びシリコン窒化膜１４が選択的に除去され、積層構造からなるダミーゲートが形成される。ここで、ポリシリコン１３には、リン（Ｐ）、ヒ素（Ａｓ）等のＮ型不純物、又はボロン（Ｂ）等のＰ型不純物が注入されてもよい。

次に、イオン注入により、シリコン基板１０の表面にエクステンション拡散層領域１５が形成される。

次に、ＣＶＤ技術により全面にシリコン酸化膜が形成される。その後、図２６（ｂ）に示すように、ＲＩＥ技術によりシリコン酸化膜がエッチングされ、シリコン基板１０の表面が露出されるとともに、ポリシリコン１３の側面にシリコン酸化膜の側壁１６が形成される。

図２６（ｃ）に示すように、シリコン基板１０が露出された領域のみ選択的にシリコンをエピタキシャル成長させ、エレベーテッド・ソース・ドレイン拡散層１７が形成される。この際、ポリシリコン１３の側面はシリコン酸化膜１６で形成されているため、結晶成長はポリシリコンの側面においてファセットを生じて成長する。

図２７（ａ）に示すように、エレベーテッド・ソース・ドレイン拡散層１７中の不純物を固相拡散させソース・ドレイン拡散層１８が形成される。

図２７（ｂ）に示すように、全面にコバルト、あるいはチタン等の金属膜が形成された後、サリサイド・プロセス技術を用いて、ダミーゲートをマスクにエレベーテッド・ソース・ドレイン拡散層１７の表面にコバルト、あるいはチタン等のシリサイド膜１９が形成される。その後、ウエットエッチング等により、未反応の金属膜が除去される。

次に、ＣＶＤ法により、全面に例えばシリコン酸化膜等の層間絶縁膜２０が形成される。図２７（ｃ）に示すように、ＣＭＰ技術により層間絶縁膜２０の平坦化が行われ、ダミーゲート上部のシリコン窒化膜１４及びシリコン酸化膜の側壁１６の表面が露出される。

図２８（ａ）に示すように、例えばリン酸を用いて、ダミーゲート上部のシリコン窒化膜１４が層間絶縁膜２０に対し選択的に除去される。この際、シリコン酸化膜の側壁１６もポリシリコン１３表面の高さ程度までエッチングされる。その後、例えばＣＤＥ（Chemical Dry Etching）技術を用いて、ポリシリコン１３が層間絶縁膜２０、シリコン酸化膜の側壁１６に対し選択的に除去される。次に、フッ酸等のウエット処理によりダミーのシリコン酸化膜１２が除去され、ゲート電極形成部が全て開口される。

図２８（ｂ）に示すように、シリコン基板１０の酸化、あるいはＣＶＤ法等による高誘電体絶縁膜を堆積してゲート絶縁膜２１が形成される。その後、全面に導電体であるバリア膜（反応防止膜）として例えばチタン窒化膜２２が形成され、このチタン窒化膜２２上に金属膜としてタングステン２３が形成される。

図２８（ｃ）に示すように、ＣＭＰ技術を用いて、チタン窒化膜２２及びタングステン２３の平坦化が行われ、積層構造のゲート電極２４が形成される。

しかしながら、上記従来技術による半導体装置の製造方法は以下に示す問題を有している。

第１の問題として、従来の方法においては、シリコン酸化膜をエッチングし、シリコン基板１０の表面を露出するとともにシリコン酸化膜の側壁１６を形成する際、ＲＩＥ技術が用いられている。

そのため、図２９に示すように、露出したシリコン基板１０表面にはエッチングガスの成分としてのカーボン（Ｃ）、水素（Ｈ）、酸素（Ｏ）、フッ素（Ｆ）等のいずれかがシリコン基板１０に侵入し汚染層２５が５乃至３０ｎｍ程度の深さまで形成される。

また、全面に形成されたシリコン酸化膜をシリコン基板１０に対して選択的にＲＩＥを行っている。しかしながら、選択比は無限大ではないため、シリコン基板１０の露出面はエッチングされて後退する。

更に、素子分離領域１１はシリコン酸化膜で形成されている。このため、ＲＩＥにより素子分離領域１１もエッチングされて後退し、その結果素子領域のシリコン基板１０の側面が露出するという問題も発生する。

従って、図３０に示すように、ＲＩＥにより生じた汚染層２５により、シリコンのエピタキシャル成長が阻害され、エピタキシャル成長が局所的に進まずに低いファセット・エレベーテッド・ソース・ドレイン拡散層２６が形成される。また、汚染層２５により、エピタキシャル層の中に結晶欠陥が形成されるため、ファセット角がばらついたり、堆積膜厚がばらついてしまうといった問題も発生する。

また、上述した汚染層２５による不純物の拡散抑制等の問題に加え、シリコン基板１０の表面がＲＩＥによりエッチングされている。また、そのエッチング量はウエハ面内あるいはゲート・パターン間でばらつきを生じる。このため、ソース・ドレイン拡散層１８を形成する際、ソース・ドレイン拡散層１８の深さにばらつきが生じる。このソース・ドレイン拡散層１８の深さのばらつきは、ゲート長が細くなるにつれて、ＭＯＳＦＥＴのしきい値のばらつきに及ぼす影響が増大する。従って、ＭＯＳＦＥＴの微細化とともに安定な回路の動作が不可能となり、歩留まりが大幅に低下するという問題が生じる。

次に、第２の問題として、従来の方法においては、図２６（ａ）に示すように、イオン注入によってエクステンション拡散層１５を形成した後、エピタキシャル成長によりエレベーテッド・ソース・ドレイン拡散層１７（図２６（ｃ））を形成している。

このため、同一のシリコン基板上にＮ型とＰ型のトランジスタを形成する場合、ソース・ドレイン拡散層内の不純物が異なるため、Ｎ型とＰ型のそれぞれの拡散層上のエピタキシャル成長を同じ膜厚に制御することが困難である。また、エピタキシャル成長による熱処理によってエクステンション拡散層１５の領域が広がるという問題も生じる。

更に、第３の問題としては、従来の方法においては、図２８（ｂ）に示すように、ゲート絶縁膜２１を形成する際、エレベーテッド・ソース・ドレイン拡散層１７表面にシリサイド膜１９が形成されている。

このため、シリサイド膜１９中のメタルがゲート絶縁膜２１へ混入することによりゲート絶縁膜２１の信頼性劣化が生じる。また、この問題を回避することが極めて困難となる。

更に、この種のダマシン・ゲート形成技術では、ダミーゲート除去時にチャネル領域のみにイオン注入により不純物を導入することが可能である。しかし、従来の製造方法によると、イオン注入後の活性化の熱工程において、シリサイド膜１９のアグロメレーションによりソース・ドレイン拡散層の抵抗が急激に上昇するという問題が発生し、上記問題と併せて更に製造が困難となる。

尚、この出願の発明に関連する先行技術文献情報としては、次のようなものがある。
特開平９−１７２１７３号公報

本発明は、半導体基板表面のＲＩＥ処理による汚染を防止し、エレベーテッド・ソース・ドレイン拡散層の膜厚の制御が可能で、且つゲート絶縁膜の信頼性を向上することができる半導体装置の製造方法を提供する。

本発明の第１の視点による半導体装置は、半導体基板上に選択的に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成されたゲート電極と、前記ゲート電極上に形成された第２の絶縁膜と、前記ゲート電極の側面に形成された第３の絶縁膜と、前記第３の絶縁膜の両側の汚染層を持たない前記半導体基板上に前記半導体基板の表面より高く形成されたファセットを有するソース・ドレイン領域と、前記ソース・ドレイン領域下の前記半導体基板内に形成された拡散層と、前記ソース・ドレイン領域上に形成されたシリサイド膜とを有する。

本発明の第２の視点による半導体装置は、半導体基板上に選択的に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の側面に形成された側壁と、前記ゲート絶縁膜の両側の前記半導体基板上に前記半導体基板の表面より高く形成されたソース・ドレイン領域とを有し、前記側壁が誘電率の異なる絶縁膜で形成されている。

前記側壁を形成する絶縁膜の少なくとも１層は空気である。

本発明の第３の視点による半導体装置は、半導体基板上に選択的に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の側面に形成された絶縁膜からなる側壁と、前記ゲート電極の表面に形成された金属酸化膜と、前記ゲート電極の両側に位置する前記半導体基板内に形成された拡散層と、前記拡散層上で前記側壁と接して形成されたソース・ドレイン領域と、前記ソース・ドレイン領域の表面に形成されたシリサイド膜とを有し、前記金属酸化膜の表面と前記シリサイド膜の表面が同じ高さである。

前記シリサイド膜は、アルミニウムの融点より低い温度でシリサイドを形成する貴金属を含むシリサイド膜である。また、前記シリサイド膜は、パラジウム、ニッケル、白金、コバルトのいずれか１つからなる金属、あるいはそれらの少なくとも１つを含む合金である。

前記ゲート電極の金属は、アルミニウム、チタン、ジルコニウム、ハフニウム、タンタル、ニオブ、バナジウム、あるいはこれらの窒化物のいずれかである。

本発明の第４の視点による半導体装置の製造方法は、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上にゲート電極を選択的に形成する工程と、前記ゲート電極上に第２の絶縁膜を選択的に形成する工程と、前記ゲート電極の側面に第３の絶縁膜を形成する工程と、リン酸処理により、前記ゲート電極及び前記第３の絶縁膜が形成されていない前記半導体基板上の前記第１の絶縁膜を除去し、前記半導体基板の表面を露出する工程と、前記露出された半導体基板をエピタキシャル成長し、ファセットを有するエピタキシャル層を形成する工程と、前記エピタキシャル層にイオン注入を行い、第１の拡散層を形成する工程と、前記第１の拡散層中の不純物を拡散させて、前記半導体基板表面に第２の拡散層を形成する工程とを含む。

前記リン酸処理の加熱温度は室温乃至１８０℃間である。

前記リン酸処理の加熱温度は１６０℃である。

本発明の第５の視点による半導体装置の製造方法は、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上にダミーゲートを選択的に形成する工程と、前記ダミーゲートの側面に第２の絶縁膜を形成する工程と、リン酸処理により、前記ダミーゲート及び前記第２の絶縁膜が形成されていない前記半導体基板上の前記第１の絶縁膜を除去し、前記半導体基板の表面を露出する工程と、前記露出された半導体基板をエピタキシャル成長し、ファセットを有するエピタキシャル層を形成する工程と、前記エピタキシャル層にイオン注入を行い、第１の拡散層を形成する工程と、前記第１の拡散層中の不純物を拡散させて、前記半導体基板表面に第２の拡散層を形成する工程と、前記第１の拡散層表面にシリサイド膜を形成する工程と、全面に層間絶縁膜を形成する工程と、前記層間絶縁膜を平坦化し、前記ダミーゲートの表面を露出する工程と、前記ダミーゲート及び前記第１の絶縁膜を除去し、開口を形成する工程と、前記開口にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に反応防止膜を形成する工程と、前記反応防止膜上に金属膜を形成する工程と、前記ゲート絶縁膜及び前記反応防止膜及び前記金属膜を平坦化し、前記層間絶縁膜の表面を露出させる工程とを含む。

前記ゲート絶縁膜はタンタル酸化膜である。前記反応防止膜はチタン窒化膜である。前記金属膜はアルミニウムである。

本発明の第６の視点による半導体装置の製造方法は、半導体基板上に選択的にダミーゲートを形成する工程と、前記ダミーゲートの側面に第１の絶縁膜側壁を形成する工程と、前記ダミーゲートの形成されていない前記半導体基板上にエピタキシャル層を形成する工程と、前記エピタキシャル層に不純物を注入し第１の拡散層を形成する工程と、前記第１の絶縁膜側壁の側面に第２の絶縁膜側壁を形成する工程と、前記第２の絶縁膜側壁の側面に第３の絶縁膜側壁を形成する工程と、前記半導体基板に不純物を注入し前記半導体基板表面に第２の拡散層を形成する工程と、全面に第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜を平坦化し、前記ダミーゲートの表面を露出する工程と、前記ダミーゲートを除去し、第１の溝を形成する工程と、前記第１の溝の底面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上の前記溝内にゲート電極を形成する工程とを含む。

前記ゲート電極を形成した後、前記第１の絶縁膜側壁及び第３の絶縁膜側壁を除去し、第２及び第３の溝を形成する工程と、全面に第２の層間絶縁膜を形成する工程とを含む。

本発明の第７の視点による半導体装置の製造方法は、半導体基板上に選択的にダミーゲートを形成する工程と、前記ダミーゲートの側面に第１の絶縁膜側壁を形成する工程と、前記ダミーゲートの形成されていない前記半導体基板上に前記第１の絶縁膜側壁と接する第１のエピタキシャル層を形成する工程と、前記エピタキシャル層に不純物を注入し、第１の拡散層を形成する工程と、前記第１の絶縁膜側壁の側面に第２の絶縁膜側壁を形成する工程と、前記第２の絶縁膜側壁の側面に第３の絶縁膜側壁を形成する工程と、前記第１の拡散層上に前記第２の絶縁膜側壁と接する第２のエピタキシャル層を形成する工程と、前記第２のエピタキシャル層に不純物を注入し、第２の拡散層を形成する工程と、全面に第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜を平坦化し、前記ダミーゲートの表面を露出する工程と、前記ダミーゲートを除去し、第１の溝を形成する工程と、前記第１の溝の底面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程とを含む。

前記ゲート電極を形成した後、前記第１の絶縁膜側壁及び第３の絶縁膜側壁を除去し、第２及び第３の溝を形成する工程と、全面に第２の層間絶縁膜を形成する工程とを含む。

前記第２の層間絶縁膜の形成時に、第２及び第３の溝が埋め込まれる。また、前記第２の層間絶縁膜の形成時に、第２及び第３の溝に空洞が形成される。

本発明の第８の視点による半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に選択的にゲート電極を形成する工程と、前記ゲート電極の側面に第１の絶縁膜側壁を形成する工程と、前記ゲート電極及び前記第１の絶縁膜側壁の形成されていない前記半導体基板上にエピタキシャル層を形成する工程と、前記エピタキシャル層に不純物を注入し第１の拡散層を形成する工程と、前記第１の絶縁膜側壁の側面に第２の絶縁膜側壁を形成する工程と、前記第２の絶縁膜側壁の側面に第３の絶縁膜側壁を形成する工程と、前記半導体基板に不純物を注入し前記半導体基板表面に第２の拡散層を形成する工程とを含む。

本発明の第９の視点による半導体装置の製造方法は、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上にダミーゲートを選択的に形成する工程と、前記ダミーゲートをマスクとして前記半導体基板表面に第１の拡散層を形成する工程と、前記ダミーゲートの側面に第２の絶縁膜を形成する工程と、フッ酸処理により、前記第１の絶縁膜を除去し、前記第１の拡散層上の前記半導体基板を露出する工程と、前記露出された半導体基板をエピタキシャル成長し、第２の拡散層を形成する工程と、全面に層間絶縁膜を形成する工程と、前記層間絶縁膜を平坦化し、前記ダミーゲートの表面を露出する工程と、前記ダミーゲートを除去する工程と、第１の絶縁膜を除去し、前記半導体基板の表面を露出する工程と、前記露出した半導体基板の表面にゲート絶縁膜を形成する工程と、全面に反応防止膜を形成する工程と、前記反応防止膜上にゲート電極材を形成する工程と、前記第２の絶縁膜及び前記反応防止膜及び前記ゲート電極材を平坦化し、前記第２の拡散層の表面を露出する工程と、全面に酸化を行い、前記反応防止膜の表面に反応防止膜の酸化物、前記ゲート電極材の表面にゲート電極材の酸化物、前記第２の拡散層の表面に酸化膜を形成する工程と、フッ酸処理により、前記第２の拡散層の表面の前記酸化膜を除去する工程と、全面に金属膜を形成する工程と、熱処理により、前記第２の拡散層表面にシリサイド膜を形成する工程と、未反応の前記金属膜を除去する工程とを含む。

前記未反応の金属膜の除去方法がＣＭＰである。

前記金属膜は、アルミニウムの融点より低い温度でシリサイドを形成する貴金属である。前記金属膜は、パラジウム、ニッケル、白金、コバルトのいずれか１つからなる金属、あるいはそれらの少なくとも１つを含む合金である。

前記ゲート電極材は、アルミニウム、チタン、ジルコニウム、ハフニウム、タンタル、ニオブ、バナジウム、あるいはこれらの窒化物のいずれかである。

本発明によれば、半導体基板表面のＲＩＥ処理による汚染を防止し、エレベーテッド・ソース・ドレイン拡散層の膜厚の制御が可能で、且つゲート絶縁膜の信頼性を向上することができる半導体装置の製造方法を提供できる。

本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

［第１の実施例］
従来技術の第１の問題にあげたように、シリコンの選択エピタキシャル成長を行う下地のシリコン基板表面は、ＲＩＥにより結晶損傷やガス不純物汚染を受けるなど理想的な表面になっていないことが判明している。

これまで、ファセット・エレベーテッド・ソース・ドレイン拡散層構造を形成するためには、シリコンがエピタキシャル成長する際、ファセットが生じるようにゲート側壁の絶縁膜をシリコン酸化膜で形成する必要があった。そのため、シリコン酸化膜をＲＩＥによりエッチングして側壁を形成する必要があった。

そこで、本発明の第１の実施例によれば、ＲＩＥ技術を用いることなくシリコン酸化膜の側壁を形成することが可能となる。

以下に、第１の問題を解決する方法として、２つの実施例を示す。

［第１の実施例（１）］
図１（ａ）に示すように、ＳＴＩ技術等を用いて、シリコン基板１００内に酸化膜からなる素子分離領域１０１が形成される。この素子分離領域１０１の形成法は、例えばシリコン基板１００上にエッチングマスク材として、バッファ酸化膜（図示せず）を介してシリコン窒化膜（図示せず）を積層形成させる。次に、転写用のレジスト（図示せず）がパターンニングされ、ＲＩＥによりシリコン窒化膜に素子領域のパターンが形成される。このパターニングされたシリコン窒化膜をマスクとして、素子分離領域１０１に対応するシリコン基板１０１がエッチングされる。この後、レジストが除去される。次に、素子分離領域１０１を含む基板１００の全面にシリコン酸化膜などの絶縁膜が堆積され、ＣＭＰ（Chemical Mechanical Polish：化学的機械研磨）等により、ストッパーとしての前記シリコン窒化膜上面まで平坦化される。その後、シリコン窒化膜とバッファ酸化膜が除去され、素子領域と素子分離領域１０１とが形成される。

次に、ＣＶＤ法等を用いて、シリコン基板１００上にゲート絶縁膜としてシリコン窒化膜１０２が形成される。ここで、シリコン窒化膜１０２の膜厚は１０ｎｍ以下で形成され、３乃至６ｎｍ程度に薄く形成されることが望ましい。また、ＣＶＤでは例えばＮＨ₃／ＳｉＨ₂Ｃｌ₂系、又はＮＨ₃／ＳｉＣｌ₄系、若しくはＮＨ₃／Ｓｉ₂Ｃｌ₆系のガスが用いられる。この際、シリコン窒化膜１０２の形成時の温度は、使用するガス系により各々７８０℃、７００℃、４５０乃至７００℃である。ここで、窒化層が素子分離領域１０１とシリコン基板１００の界面に形成されることを防ぐには、下地の素子分離領域１０１とシリコン基板１００の界面へのアンモニアの侵入を抑制する必要がある。従って、シリコン窒化膜１０２の形成時の温度は低温化することが望ましい。また、シリコン窒化膜１０２の下地としては、３ｎｍ以下であれば、自然酸化膜や薬品で形成したシリコン酸化膜であってもよい。

次に、ＣＶＤ法等により、シリコン窒化膜１０２上にリン又はヒ素若しくはボロン等のＮ型やＰ型となる不純物をドーピングした厚さが例えば１００乃至１５０ｎｍのポリシリコン又はアモルファスシリコン１０３が形成される。その後、ＣＶＤ法等により、ポリシリコン１０３上に厚さが例えば５０ｎｍのシリコン酸化膜１０４が形成される。

次に、リソグラフィ技術により、シリコン酸化膜１０４上にパターニングされたレジスト（図示せず）が形成される。その後、このレジストをマスクとして、ＲＩＥ技術によりポリシリコン１０３及びシリコン酸化膜１０４がエッチングされる。この際、ＲＩＥは、シリコン窒化膜１０２がシリコン基板１００上の全面に残るような選択比で行われる。これより、シリコン窒化膜１０２、ポリシリコン１０３、シリコン酸化膜１０４の積層構造からなるゲート電極が形成される。

この後、図１（ｂ）に示すように、酸化が行われ、ポリシリコン１０３の側面のみにシリコン酸化膜の側壁１０５が形成される。この際、シリコン基板１００の表面はシリコン窒化膜１０２により覆われているため、シリコン酸化膜は形成されない。

図２（ａ）に示すように、加熱したリン酸等の薬液を用いてエッチングを行うことにより、シリコン基板１００上でゲート電極の下部以外のシリコン窒化膜１０２が除去される。この際、下地のシリコン基板１００及び素子分離領域１０１を形成する酸化膜がエッチングされないように、リン酸処理の加熱温度は室温から１８０℃の範囲であり、１６０℃程度で使用するのが望ましい。このような温度に制御してシリコン窒化膜１０２を除去することにより、シリコン窒化膜１０２とシリコン基板１００、又はシリコン窒化膜１０２とシリコン酸化膜１０４のエッチング選択比を１０以上と高めにすることが可能である。

図２（ｂ）に示すように、Ｎ型やＰ型不純物の含有量が１０¹⁹ｃｍ^-3以下のシリコン又はシリコン−ゲルマニウム膜を選択エピタキシャル成長させ、エピタキシャルシリコン層が形成される。その後、このエピタキシャルシリコン層の中の平均不純物濃度が１０¹⁹ｃｍ^-3以上になるようにＮ型やＰ型不純物がイオン注入等の方法で導入される。ここで、１５０℃／ｓｅｃ以上の高速昇温で９００乃至１１００℃まで昇温し、６０秒以下の熱処理を行ってエピタキシャル層に不純物をドーピングしてもよい。この熱処理の温度を９００℃未満にすると、イオン注入された不純物の分布のテイル（最も基板に近い部分）が急峻でなくなり、不純物分布の深さの割に、５０ｎｍ程度の深さまで１０¹⁹ｃｍ^-3以上を維持しながら、且つシリコン基板１００の内部に形成されるｐｎ接合の深さを５０ｎｍ以下に制御することが困難になる。

このように、シリコン基板１００のシリコンを選択エピタキシャル成長させ、ソース・ドレインが形成される領域のシリコン基板１００上のみ、選択的にシリコン結晶が成長して、エレベーテッド・ソース・ドレイン拡散層が形成される。このエレベーテッド・ソース・ドレイン拡散層は、ゲート電極の下端から離れるに従って、エレベーテッド・ソース・ドレイン拡散層の高さが増加していくファセット・エレベーテッド・ソース・ドレイン拡散層１０６である。

この後、熱処理によりファセット・エレベーテッド・ソース・ドレイン拡散層１０６中の不純物を固相拡散させて、エクステンション拡散層領域１０７が形成される。

尚、本発明は、上記実施例に限定されるものではない。例えば、シリコン窒化膜１０２の形成時の熱工程や大気中の酸素、又は薬品処理等により、シリコン窒化膜１０２とシリコン基板１００との界面に薄いシリコン酸化膜が形成されることもある。このような場合、シリコン基板１００の表面を露出させる際、リン酸処理によりシリコン窒化膜１０２を除去した後に、フッ酸処理によりシリコン酸化膜を除去すればよい。しかし、このフッ酸処理によってシリコン酸化膜１０５及び素子分離領域１０１も同時にエッチングされる。従って、これらを防止するために、このシリコン酸化膜の膜厚は３ｎｍ程度以下の薄膜にすることが望ましい。

また、上記シリコン窒化膜１０２はチタン酸化膜等の金属酸化膜でもよい。例えば、チタン酸化膜はフッ酸に不溶で熱硫酸に可溶のため、シリコン窒化膜と同様の効果を得ることができる。

以上のように、上記第１の実施例（１）によれば、ＲＩＥではなくリン酸の薬液処理により、基板上に形成されたシリコン窒化膜等の絶縁膜を除去している。このため、ソース・ドレイン用の選択エピタキシャル成長を行うシリコン基板表面にダメージを与えることなく露出でき、且つゲートの側壁がシリコン酸化膜１０５で覆われた構造を形成できる。また、リン酸を用いるため、従来技術のように素子分離領域１０１がエッチングされることもないため、素子分離領域１０１の後退等の問題はほとんどない。従って、ゲートの側壁がシリコン酸化膜である場合も、ゲート電極の下端から離れるに従って、エレベーテッド・ソース・ドレイン拡散層の高さが増加していくファセット・エレベーテッド・ソース・ドレイン拡散層１０６を形成することができる。

［第１の実施例（２）］
実際に量産するＭＯＳＦＥＴとしては、ゲート電極及びソース・ドレイン拡散層の低抵抗化、ゲート絶縁膜の高誘電率化、Ｎ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴの同一ウエハ内での作り分けが必要である。

そこで、第１の実施例（２）では、ゲートがメタル電極、ゲート絶縁膜が高誘電体膜、ソース・ドレイン拡散層上部にはシリサイドを形成したＭＯＳＦＥＴの製造方法について以下説明する。

図３（ａ）に示すように、ＳＴＩ技術等を用いて、シリコン基板１１０内に酸化膜からなる素子分離領域１１１が形成される。

次に、ＣＶＤ法等を用いて、シリコン基板１１０上に厚さが例えば６ｎｍの薄い第１のシリコン窒化膜１１２が形成される。

次に、ＣＶＤ法等により第１のシリコン窒化膜１１２上に厚さが例えば１５０ｎｍのポリシリコン１１３が形成され、このポリシリコン１１３上に例えば５０ｎｍの第２のシリコン窒化膜１１４が形成される。ここで、ポリシリコン１１３は将来除去されるダミーゲートであるため、不純物のドーピングの必要はない。

次に、リソグラフィ技術により、第２のシリコン窒化膜１１４上にパターニングされたレジスト（図示せず）が形成される。その後、このレジストをマスクとして、ＲＩＥ技術によりポリシリコン１１３及び第２のシリコン窒化膜１１４がエッチングされる。この際、ＲＩＥは、第１のシリコン窒化膜１１２がシリコン基板１１０上の全面に残るような選択比で行われる。これにより、第１のシリコン窒化膜１１２、ポリシリコン１１３、第２のシリコン窒化膜１１４の積層構造からなるゲート電極構造が形成される。

次に、図３（ｂ）に示すように、酸化が行われ、ポリシリコン１１３の側面のみ第１のシリコン酸化膜１１５が形成される。この際、シリコン基板１１０の表面は第１のシリコン窒化膜１１２により覆われているため、第１のシリコン酸化膜は形成されない。

以下の製造工程ではＮ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴが別々に形成される。図４（ａ）において、領域ＡはＮ型ＭＯＳＦＥＴ、領域ＢはＰ型ＭＯＳＦＥＴを示している。

図４（ａ）に示すように、リソグラフィ技術により、領域Ｂ上のみにパターニングされたレジスト１１６が形成される。その後、このレジスト１１６をマスクとして、リン酸により第１のシリコン窒化膜１１２のウエットエッチングが行われ、領域Ａのシリコン基板の表面１１７が露出される。この際、第２のシリコン窒化膜１１４もエッチングされるが、そのエッチング量は第１のシリコン窒化膜１１２が薄膜のため微量であり問題ない。

次に、硫酸と過酸化水素水の混合液によりレジスト１１６が剥離される。この際、領域Ａのシリコン基板の表面１１７に自然酸化膜（図示せず）が形成される。その後、エピタキシャル成長を行う装置で高温の水素を含むアニールにより自然酸化膜は除去される。この際、領域Ｂのシリコン基板１１０上は、第１のシリコン窒化膜１１２で覆われているので、このアニールによる酸化膜の除去プロセスに対しても何らエッチングされることはない。

図４（ｂ）に示すように、リン又はヒ素等のＮ型半導体となる不純物を含むシリコンの選択エピタキシャル成長を行うことで、領域Ａのシリコン基板１１７上のみにシリコンが選択的に結晶成長し、またゲート側面が第１のシリコン酸化膜１１５であるためゲート側面はファセットを生じて結晶成長し、Ｎ型のファセット・エレベーテッド・ソース・ドレイン拡散層１１８が形成される。このＮ型のファセット・エレベーテッド・ソース・ドレイン拡散層１１８の高さはダミーゲートのポリシリコン１１３の高さ以下になるようにする。この後、レジスト１１６が除去される。

次に、図５（ａ）に示すように、全面に厚さが例えば３ｎｍの薄い第３のシリコン窒化膜１１９が形成される。

次に、図４（ａ）と同様に、リソグラフィ技術により、領域Ａ上のみにパターニングされたレジスト（図示せず）が形成される。その後、このレジストをマスクとして、リン酸により第３のシリコン窒化膜１１９及び第１のシリコン窒化膜１１２のウエットエッチングが行われる。これより、図５（ｂ）に示すように、領域Ｂのシリコン基板の表面１２０が露出される。このエッチング時に第２のシリコン窒化膜１１４もエッチングされるが、そのエッチング量は第１のシリコン窒化膜１１２が薄膜のため微量であり問題ない。

次に、硫酸と過酸化水素水の混合液によりレジストが剥離される。この際、領域Ｂのシリコン基板の表面１２０に自然酸化膜（図示せず）が形成される。その後、エピタキシャル成長を行う装置で高温の水素を含むアニールにより自然酸化膜は除去される。この際、領域Ａにおいては、第３のシリコン窒化膜１１９で覆われているので、このアニールによる酸化膜の除去プロセスに対しても何らエッチングされることはない。

図６（ａ）に示すように、ボロン等のＰ型半導体となる不純物を含むシリコンの選択エピタキシャル成長を行うことで、領域Ｂのシリコン基板の表面１２０のみにＰ型のファセット・エレベーテッド・ソース・ドレイン拡散層１２１が形成される。この際、領域Ａは第３のシリコン窒化膜１１９に覆われているため、選択エピタキシャル成長は起こらない。また、Ｐ型のファセット・エレベーテッド・ソース・ドレイン拡散層１２１の高さもＮ型のファセット・エレベーテッド・ソース・ドレイン拡散層１１８と同様に、ダミーゲートのポリシリコン１１３の高さ以下になるようにする。

次に、第３のシリコン窒化膜１１９が除去される。この際、第２のシリコン窒化膜１１４もエッチングされるが、そのエッチング量は微量であり問題ない。

図６（ｂ）に示すように、ＣＶＤ法により、全面に厚さが例えば４０ｎｍの第２のシリコン酸化膜１２２が形成される。

次に、熱処理を行うことで、Ｎ型のファセット・エレベーテッド・ソース・ドレイン拡散層１１８及びＰ型のファセット・エレベーテッド・ソース・ドレイン拡散層１２１のそれぞれの中に含まれる不純物の固相拡散が行われ、シリコン基板１１０上にエクステンション拡散層１２３が形成される。ここで、Ｎ型とＰ型の不純物の固相拡散量の違いが大きすぎて同時の熱処理を行えない場合は、まず、例えば図５（ａ）に示す工程において、ヒ素等の拡散速度の遅いＮ型不純物のみをある程度の高温によって固相拡散を行う。その後、本工程にてボロン等の拡散速度の速いＰ型不純物の拡散を行えばよい。

図７（ａ）に示すように、ＲＩＥ技術を用いて第２のシリコン酸化膜１２２のエッチバックが行われ、後述するシリサイドを形成するＮ型のファセット・エレベーテッド・ソース・ドレイン拡散層１１８及びＰ型のファセット・エレベーテッド・ソース・ドレイン拡散層１２１の上面が露出される。この際、第２のシリコン酸化膜１２２は、ゲートの側壁及びファセット・エレベーテッド・ソース・ドレイン拡散層１１８、１２１の側壁に残る。

次に、全面にチタン、あるいはコバルト等の金属膜が堆積される。その後、図７（ｂ）に示すように、サリサイド・プロセス技術により、ファセット・エレベーテッド・ソース・ドレイン拡散層１１８、１２１の上面にのみシリサイド層１２４が選択的に形成される。

次に、ＣＶＤ法により、全面に酸化膜からなる層間絶縁膜１２５が堆積される。その後、図８（ａ）に示すように、層間絶縁膜１２５が例えばＣＭＰ法を用いて平坦化がされ、ダミーゲート上の第２のシリコン窒化膜１１４の表面が露出される。この際、ファセット・エレベーテッド・ソース・ドレイン拡散層１１８、１２１はダミーゲートのポリシリコン１１３の高さ以下に形成しているため、ファセット・エレベーテッド・ソース・ドレイン拡散層１１８、１２１の上面のシリサイド１２４は露出しない。

図８（ｂ）に示すように、リン酸によるウエットエッチング技術により、第２のシリコン窒化膜１１４が層間絶縁膜１２５に対して選択的に除去される。その後、ＣＤＥ又は混酸等のウエットエッチングにより、ポリシリコン１１３が層間絶縁膜１２５と第１のシリコン酸化膜１１５と第１のシリコン窒化膜１１２に対して選択的に除去される。次に、リン酸により、第１のシリコン窒化膜１１２が層間絶縁膜１２５と第１のシリコン酸化膜１１５に対して選択的にエッチングされる。これより、ダミーゲート電極が除去されてゲート電極形成部が開口される。

次に、図８（ｃ）に示すように、全面に高誘電体ゲート絶縁膜として厚さが例えば１０ｎｍのタンタル酸化膜１２６がＣＶＤ法等を用いて形成される。このタンタル酸化膜１２６上に、厚さが例えば１０ｎｍの導電体であるバリア膜（反応防止膜）としてのチタン窒化膜１２７が形成される。その後、チタン窒化膜１２７上に、ゲート電極としてアルミニウム１２８が形成され、開口したゲート電極形成部が埋め込まれる。

この後、図８（ｃ）に示すように、ＣＭＰ技術等を用いてアルミニウム１２８、チタン窒化膜１２７、タンタル酸化膜１２６が平坦化され、層間絶縁膜１２５の表面が露出されて、ゲート電極が形成される。

以上のように、上部にシリサイドが形成されたファセット・エレベーテッド・ソース・ドレイン拡散層構造のソース・ドレイン拡散層を持ち、且つゲート絶縁膜が高誘電体膜、ゲート電極がメタルゲートの構造を持つＮ型とＰ型のＭＯＳＦＥＴを形成することができる。

尚、本発明は、上記実施例に限定されるものではない。ゲート絶縁膜を形成するシリコン基板１１０の表面は、第１のシリコン窒化膜１１２が図８（ｂ）の工程において除去されるまで形成されている。よって、少なくとも第１のシリコン窒化膜１１２が形成された工程（図３（ａ））からこの膜が除去される工程（図８（ｂ））の間において、高温の熱処理を加えることで、図８（ｂ）の工程において第１のシリコン窒化膜１１２が除去されて露出したシリコン基板表面にはシリコン熱窒化膜層が形成される。そこで、ゲート絶縁膜としてこの熱窒化膜層、又は更に酸化を行って、シリコン熱窒化酸化膜層、若しくはこれらのシリコン熱窒化膜層やシリコン熱窒化酸化膜上に高誘電体膜を成膜した積層構造のゲート絶縁膜を形成することも可能である。

また、上記シリコン窒化膜１１２はチタン酸化膜等の金属酸化膜でもよい。例えば、チタン酸化膜はフッ酸に不溶で熱硫酸に可溶のため、シリコン窒化膜と同様の効果を得ることができる。

以上のように、上記第１の実施例（２）によれば、シリコン基板上にシリコンの熱酸化膜を形成することなく、ウエットエッチング処理においてシリコン酸化膜とお互いに選択比のある、例えばシリコン窒化膜１１２を形成している。従って、ウエットエッチング処理によりシリコン窒化膜１１２を除去できるため、シリコン基板１１０の表面１２０にダメージを与えることなく表面１２０を露出できる。すなわち、ウエットエッチング処理等で一部の領域のシリコン酸化膜の除去が必要なプロセスでは、シリコン窒化膜がエッチングを望まないシリコン酸化膜のバリア膜となる。また、シリコン基板を露出するためにシリコン窒化膜をウエット処理により除去する際は、リン酸処理を行うことによってシリコン酸化膜はエッチングされない。従って、種々の処理に適用できる。

［第２の実施例］
次に、本発明の第２の実施例について説明する。

次に、従来技術の第２の問題にあげたように、エクステンション拡散層を形成した後、エピタキシャル成長によるエレベーテッド・ソース・ドレイン拡散層を形成する場合、Ｎ型、Ｐ型の拡散層の不純物の相異により、成長した膜厚を等しくすることが困難であることが判明している。

そこで、この問題を回避するために、第２の実施例では、エピタキシャル成長によるエレベーテッド・ソース・ドレイン拡散層の形成を行った後に、エクステンション拡散層の形成が行われる。

以下に、第２の問題を解決する方法として、２つの実施例を示す。

［第２の実施例（１）］
図９（ａ）に示すように、シリコン基板２００内に、ＳＴＩ技術を用いて、素子分離領域（図示せず）が形成される。

次に、必要に応じて、トランジスタが形成される領域の全面に不純物を注入することにより、トランジスタのチャネル部分の不純物濃度の調整が行われる。

次に、シリコン基板２００上にバッファ酸化膜（図示せず）が形成され、このバッファ酸化膜上に非結晶又は多結晶シリコン膜（ポリシリコン）２０１が形成される。このポリシリコン２０１上にシリコン窒化膜２０２が形成される。その後、シリコン窒化膜２０２上にパターニングされたレジスト（図示せず）が塗布され、このレジストをマスクとして異方性エッチングによりシリコン窒化膜２０２とポリシリコン２０１が選択的に除去され、図９（ａ）に示すように、ダミーゲートが形成される。その後、レジストが除去される。

次に、必要に応じてダミーゲートを酸化させた後、全面に厚さが例えば１０ｎｍのシリコン窒化膜が形成される。その後、図９（ｂ）に示すように、異方性エッチングによりシリコン窒化膜がエッチングされ、ダミーゲートの側面部分に極薄の第１のシリコン窒化膜の側壁２０３が形成される。

図９（ｃ）に示すように、ソース・ドレイン形成領域のシリコン基板２００表面を希フッ酸処理と高温水素処理（例えば９００℃、５ｍｉｎ）によって洗浄し、シリコンを選択的に例えば３０ｎｍエピタキシャル成長させ、エピタキシャルシリコン層２０４が形成される。この際、ダミーゲート上面はシリコン窒化膜２０２に覆われているため、シリコンはエピタキシャル成長しない。また、ダミーゲートの側面はシリコン窒化膜２０３で覆われているため、エピタキシャルシリコン層にファセットは生じない。

図１０（ａ）に示すように、不純物イオンが注入され、ソース・ドレイン拡散層から伸びるエクステンション拡散層２０５が形成される。拡散層の設計方法は深さ方向の伸びが、シリコンエピタキシャル成長させたエピタキシャルシリコン層２０４分だけ余裕を持つことになり通常のイオン注入技術の範囲で実現できる。例えば、ｎ型拡散層を形成する条件は、不純物がヒ素（Ａｓ）、加速電圧が２０ＫｅＶ、ドーズ量が１×１０¹⁵ｃｍ^-2である。ここで、エクステンション拡散層２０５を活性化するためのアニール条件は、例えば温度が８００℃、処理時間が例えば１０秒である。また、不純物はヒ素に限らずリン（Ｐ）でもよく、Ｐ型拡散層を形成する場合はボロン（Ｂ）やフッ化ボロン（ＢＦ_２）等を用いることによって実現できる。尚、それらのイオン種においてイオンの注入条件は異なる。また、第１のシリコン窒化膜の側壁２０３は薄く形成されているため、エクステンション拡散層２０５は、ダミーゲートの端部まで十分に形成することができる。

次に、必要に応じて全面にシリコン酸化膜がエッチングストッパーとして形成され、このシリコン酸化膜上に厚さが例えば５０ｎｍのシリコン窒化膜が形成される。

図１０（ｂ）に示すように、異方性エッチングによりシリコン酸化膜がエッチングされ、ダミーゲート側面部分にシリコン酸化膜の側壁２０６及び第２のシリコン窒化膜の側壁２０７が形成される。

図１０（ｃ）に示すように、イオン注入により、第２のシリコン窒化膜の側壁２０７をマスクとしてソース・ドレイン拡散層２０８が形成される。ここで、ソース・ドレインを活性化するためのアニール条件は、温度が例えば１０００℃、処理時間が例えば１０秒である。

次に、図１１（ａ）に示すように、全面に層間絶縁膜２０９が形成される。その後、ＣＭＰ等により、層間絶縁膜２０９が平坦化され、ダミーゲート上面のシリコン窒化膜２０２の表面が露出される。ここで、平坦化にはＣＭＰを用いたがエッチバックでもよい。

図１１（ｂ）に示すように、熱リン酸処理により、シリコン窒化膜２０２が除去されポリシリコン２０１の表面が露出されるとともに、このポリシリコン２０１の表面が露出される位置まで第１及び第２のシリコン窒化膜の側壁が除去される。

図１１（ｃ）に示すように、ＣＤＥにより、ダミーゲートのポリシリコン２０１が除去され、溝２１０が形成される。その後、希フッ酸処理により、バッファとして形成したシリコン酸化膜（図示せず）が除去され、シリコン基板２００表面が露出される。ここで、ダミーゲートを除去した際に、バッファ酸化膜越しにイオン注入することで局所的なしきい値調整を行うこともできる。

図１２（ａ）に示すように、露出されたシリコン基板２００の表面を酸化させるか、又は絶縁膜（例えば酸化タンタル）を堆積させることによってゲート絶縁膜２１１が形成される。ここで、ゲート絶縁膜２１１は酸化タンタルに限らず、誘電率の高い絶縁膜であればよい。次に、全面に導電体であるバリア膜（反応防止膜）としてのチタン窒化膜２１２が形成され、このチタン窒化膜２１２上に金属膜としてタングステン（Ｗ）２１３が形成され、溝２１０が埋め込まれる。ここで、金属膜はタングステンに限らず、アルミニウム（Ａｌ）や銅（Ｃｕ）等の他の金属でも可能である。また、反応防止膜はチタン窒化膜に限らず、窒化タングステン、窒化タンタルでもよい。尚、電極自体が金属でなく、リンを含んだポリシリコンの場合は反応防止膜を必要としない。

次に、ＣＭＰ等により平坦化することで、溝２１０にゲート電極２１４が形成される。ここで、平坦化にはＣＭＰを用いたがエッチバックでもよい。また、ゲート部分に関しては、ＣＭＰで平坦化を行わずに、パターニングとエッチングによりゲート電極を形成してもよい。

その後、通常のトランジスタの形成工程に従ってもよいが、後述するように、側壁を除去する工程を加えることで、より高性能なトランジスタを形成することができる。

まず、図１２（ｂ）に示すように、第１及び第２のシリコン窒化膜の側壁２０３、２０４が除去される。その後、全面に例えばＴＥＯＳ等の層間絶縁膜２１８が形成される。

ここで、ゲート電極２１４の高さが例えば３０ｎｍ、第１のシリコン窒化膜の側壁２０３の厚さが例えば２０ｎｍの場合（条件１）、図１３（ａ）に示すように、溝２１７は層間絶縁膜２１８によってほぼ埋め込まれる。また、ゲート電極２１４の高さが例えば１００ｎｍ、第１のシリコン窒化膜の側壁２０３の厚さが例えば１０ｎｍの場合（条件２）、そのアスペクト比が１０になるため、図１３（ｂ）に示すように、溝２１７は層間絶縁膜２１８によって全ては埋め込まれず、空洞２１９が形成される。このように、空洞２１９が形成されることにより、低誘電率化が実現でき誘電特性が向上する。

また、図１４（ａ）に示すように、シリコン窒化膜の側壁２０６ａの側壁にシリコン酸化膜の側壁２０７ａが形成された場合、シリコン窒化膜の側壁２０３、２０６ａが除去され、図１４（ｂ）に示すように溝２１７ａが形成される。ここで、条件１の場合、図１５（ａ）に示すように層間絶縁膜２１８によって溝２１７ａは埋め込まれ、条件２の場合、図１５（ｂ）に示すように空洞２１９ａが形成される。このように、空洞２１９ａが形成されることにより、低誘電率化が実現でき誘電特性が向上する。

尚、本発明は、上記実施例に限定されるものではない。例えば、図５に示す工程後、イオン注入を行う前に、図１６（ａ）、図１７（ａ）に示すように、エクステンション拡散層２０５を選択エピタキシャル成長させ、エピタキシャルシリコン２１５、２１６を形成してもよい。その後、図１６（ｂ）、図１７（ｂ）に示すように、イオン注入によりソース・ドレイン拡散層２０８が形成される。

ここで、ソース・ドレイン拡散層２０８部分にシリサイド層を形成する場合、シリサイド反応はシリコンを消費して行われる。このため、上記実施例のように、予めソース・ドレイン拡散層２０８部分を嵩上げしておくという狙いがある。また、シリサイド層を形成しない場合であっても、ソース・ドレイン拡散層２０８の深さに余裕があるため、不純物を高濃度にイオン注入することができ、コンタクト抵抗の低減に有効である。

以上のように、上記第２の実施例（１）によれば、エクステンション拡散層の形成前にエピタキシャルシリコン層を形成する。このため、同一基板にＮ型、Ｐ型のトランジスタを形成する場合、Ｎ型、Ｐ型上のエピタキシャル成長を同じ膜厚に制御することが容易となる。また、エピタキシャル成長の熱処理によるエクステンション拡散層の広がりも防止できる。

［第２の実施例（２）］
第２の実施例（２）は、ダマシンプロセスを用いない通常のポリシリコンゲート電極を用いたトランジスタに関するものである。

まず、図１８（ａ）に示すように、第２の実施例（１）と同様に、シリコン基板２２０内に図示しない素子領域と素子分離領域が形成される。必要に応じて、所定の領域に不純物イオンが注入され、形成するトランジスタのしきい値の調整が行われる。

次に、シリコン基板２２０の表面が酸化され、素子領域上にゲート酸化膜２２１が形成され、全面にポリシリコン２２２が形成される。その後、ポリシリコン２２２上にパターニングされたレジスト（図示せず）が形成される。

その後、図１８（ａ）に示すように、レジストをマスクとして、異方性エッチングによりポリシリコン２２２が選択的に除去され、ゲート電極が形成される。ここでゲート電極はポリシリコン（多結晶シリコン）に限らず、非結晶シリコンでもよい。また、予め例えばリン等の不純物をドープした多結晶シリコンや、更にその上にタングステンを堆積させた積層膜であってもよい。

次に、ゲート電極を例えば５ｎｍ程酸化させ、エッチングダメージが除去される。その後、全面に厚さが例えば１０ｎｍのシリコン窒化膜が形成される。次に、図１８（ｂ）に示すように、異方性エッチングによりシリコン窒化膜がエッチングされ、ポリシリコン２２２の側面に第１のシリコン窒化膜の側壁２２３が形成される。

次に、希フッ酸処理と熱水素処理が行われ、ソース・ドレイン部分のシリコン基板２２０が露出されると同時に洗浄化される。

図１８（ｃ）に示すように、シリコンを選択的に例えば３０ｎｍエピタキシャル成長させ、基板２００上にエピタキシャルシリコン層２２４が形成される。尚、ポリシリコン２２２の上面部にもシリコンが成長する場合があるがトランジスタ特性には影響しない。ここで、ポリシリコン２２２の側壁はシリコン窒化膜２２３で形成されているため、エピタキシャルシリコン層２２４にファセットは生じない。

図１９（ａ）に示すように、エピタキシャルシリコン層２２４に不純物のイオンが注入され、ソース・ドレイン拡散層から伸びるエクステンション拡散層２２５が形成される。拡散層の設計方法は深さ方向の伸びが、シリコンエピタキシャル成長させたエピタキシャルシリコン層２２４分だけ余裕を持つことになり通常のイオン注入技術の範囲で実現できる。例えば、Ｎ型拡散層を形成する場合の条件は、例えば不純物をヒ素（Ａｓ）として、加速電圧が２０ＫｅＶ、ドーズ量が１×１０¹⁵ｃｍ^-2である。ここで、エクステンション拡散層２２５を活性化するためのアニール条件は、温度が例えば８００℃、処理時間が例えば１０秒で行われる。

次に、必要に応じて全面にエッチングストッパーとしてのシリコン酸化膜が形成され、このシリコン酸化膜上に厚さが例えば５０ｎｍのシリコン窒化膜が形成される。

図１９（ｂ）に示すように、異方性エッチングにより、ポリシリコン２２２の側面部分にシリコン酸化膜の側壁２２６及び第２のシリコン窒化膜の側壁２２７が形成される。

図１９（ｃ）に示すように、イオン注入により、第２のシリコン窒化膜の側壁２２７をマスクとしてソース・ドレイン拡散層２２８が形成される。ここで、ソース・ドレイン拡散層２２８とゲート電極を活性化するアニール条件は、温度が例えば１０００℃、処理時間が例えば１０秒である。

尚、本発明は、上記実施形態に限定されるものではない。例えば、図１９（ｂ）に示す工程後、イオン注入を行う前に、エクステンション拡散層２２５を選択エピタキシャル成長させ、更にエピタキシャルシリコンを形成してもよい。すなわち、ソース・ドレイン拡散層２２８部分にシリサイド層を形成する場合、シリサイド反応はシリコンを消費して行われる。このため、上記のように、予めソース・ドレイン拡散層２２８部分を嵩上げしておくことにより、シリサイド反応時におけるシリコンの不足を防止できるという狙いがある。また、ポリシリコンで形成されたゲート電極はこの時点で不純物が注入され、ゲート配線として使用することができる。

以上のように、上記第２の実施例（２）によれば、エクステンション拡散層の形成前にエピタキシャルシリコン層を形成する。このため、同一基板にＮ型、Ｐ型のトランジスタを形成する場合、Ｎ型、Ｐ型上のエピタキシャル成長を同じ膜厚に制御することが容易となる。また、エピタキシャル成長の熱処理によるエクステンション拡散層の広がりも防止できる。

［第３の実施例］
次に、本発明の第３の実施例について説明する。

次に、従来技術の第３の問題にあげたように、シリサイド膜を形成した後、ゲート絶縁膜を形成する場合、シリサイド膜中のメタルがゲート絶縁膜へ混入することによりゲート絶縁膜の信頼性劣化が生じることが判明している。

そこで、この問題を回避するために、第３の実施例では、ゲート絶縁膜の形成を行った後に、シリサイド膜が形成される。すなわち、第３の実施例では、ソース・ドレイン拡散層上にシリサイド膜を形成する前に、ゲート絶縁膜を形成し、且つダマシン・ゲート形成プロセスを用いたメタル単層のゲート構造を持つＭＯＳＦＥＴの製造方法を示す。

まず、図２０（ａ）に示すように、半導体基板３００内に素子分離領域３０１が形成され、将来除去されるダミーのゲートとして、半導体基板３００上に厚さが例えば６ｎｍのゲート酸化膜３０１が形成される。このゲート酸化膜３０１上に厚さが例えば２５０ｎｍのポリシリコン３０３が形成され、このポリシリコン３０３上に厚さが例えば５０ｎｍの第１のシリコン窒化膜３０４が形成される。その後、パターニングされたレジスト（図示せず）が形成され、このレジストをマスクとしてポリシリコン３０３及び第１のシリコン窒化膜３０４が選択的に除去され、積層構造からなるダミーゲートが形成される。次に、不純物イオンを注入することにより、半導体基板３００内にエクステンション拡散層領域３０５が形成される。その後、全面にシリコン窒化膜が形成され、異方性エッチングによりダミーゲートの側壁に幅が例えば４０ｎｍの第２のシリコン窒化膜の側壁３０６が形成される。

図２０（ｂ）に示すように、フッ酸処理により、基板上のゲート酸化膜が除去され、ソース・ドレイン領域上のみ半導体基板３００が露出される。この露出された半導体基板３００の領域のみ選択的にシリコンをエピタキシャル成長させ、高さが半導体基板３００の表面から７０ｎｍ程度のエレベーテッド・ソース・ドレイン拡散層３０７が形成される。ここで、ダミーゲートの側壁はシリコン窒化膜３０６で形成されているため、エレベーテッド・ソース・ドレイン拡散層３０７にファセットは生じない。その後、イオン注入技術によりソース・ドレイン拡散層領域（図示せず）が形成される。この際、図２０（ａ）に示す工程においてエクステンション拡散層領域３０５を形成したが、これは行わずに本工程のソース・ドレイン拡散層領域形成時に不純物の固相拡散によりエクステンション拡散層領域３０５を形成しても何ら問題はない。

図２０（ｃ）に示すように、全面に層間絶縁膜３０８が形成され、この層間絶縁膜３０８はＣＭＰ技術により平坦化され、ダミーゲートの上面の第１のシリコン窒化膜３０４及び第２のシリコン窒化膜３０４の表面が露出される。ここで、エレベーテッド・ソース・ドレイン拡散層３０７上面は、ダミーゲート上面より高さが低いため露出しない。

次に、リン酸により第１のシリコン窒化膜３０４が除去され、ＣＤＥ又は混酸等のウエットエッチングによりポリシリコン３０３が除去される。また、フッ酸処理によりダミーのゲート酸化膜３０２が除去され、ゲート形成部が開口される。

図２１（ａ）に示すように、酸化、又はＣＶＤ法による高誘電体絶縁膜の堆積によりゲート形成部の開口にゲート絶縁膜３０９が形成される。ここで、ソース・ドレイン上にシリサイド膜は形成されないので、メタルのない状態でゲート絶縁膜を形成することができる。また、ゲート形成部を開口した際に、イオン注入とその活性化工程を加えても従来技術のようにメタル混入によるゲート絶縁膜の信頼性低下の問題は生じない。よって、ゲートを開口した後にチャネル領域のイオン注入を行えば、この工程の後に、ソース・ドレイン拡散層形成等の高温の熱工程は存在しないため、非常に急峻な不純物のデプス・プロファイルを持つチャネル構造の形成も可能である。

図２１（ｂ）に示すように、全面に導電体であるバリア膜（反応防止膜）としての例えばチタン窒化膜３１０が形成され、このチタン窒化膜３１０上に、ＣＶＤ法によりゲート電極材料となる金属として例えばアルミニウム３１１が形成される。

図２１（ｃ）に示すように、ＣＭＰ法を用いて、アルミニウム３１１、チタン窒化膜３１０、ゲート絶縁膜３０９、第２のシリコン窒化膜の側壁３０６が平坦化され、エレベーテッド・ソース・ドレイン拡散層３０７の上面が露出され、ゲート電極３１２が形成される。

図２２（ａ）に示すように、酸化が行われ、ゲート電極３１２の上部にアルミ酸化膜３１３、チタン酸化膜３１４が形成され、エレベーテッド・ソース・ドレイン拡散層３０７上にはシリコン酸化膜３１５が形成される。

図２２（ｂ）に示すように、フッ酸によりエレベーテッド・ソース・ドレイン拡散層３０７上のシリコン酸化膜３１５が除去される。この際、アルミ酸化膜３１３、チタン酸化膜３１４はフッ酸に不溶のため除去されない。

図２２（ｃ）に示すように、全面に金属膜３１６が形成される。ここで、金属膜３１６はアルミニウムの融点より低い温度でシリサイドを形成する貴金属（パラジウム、ニッケル、白金、コバルト）のいずれか１つからなる金属、あるいはそれらの少なくとも１つを含む合金とする。

その後、熱処理により、エレベーテッド・ソース・ドレイン拡散層３０７の表面に厚さが例えば４０ｎｍのシリサイド膜３１７が形成される。この際、ゲート電極３１２の表面にはアルミ酸化膜３１３、チタン酸化膜３１４が形成されているのでシリサイド反応は起こらない。このため、エレベーテッド・ソース・ドレイン拡散層３０７領域のみに選択的にシリサイド反応が起こる。また、リーク電流を防止するために、シリサイド膜３１７はエクステンション拡散層領域３０５の底面から少なくとも６０ｎｍ上方に形成する必要がある。この際、エクステンション拡散層領域３０５のシリコン基板３００表面からの深さは５０ｎｍ乃至６０ｎｍとする。

図２３に示すように、シリサイド反応をしていない未反応金属３１６が除去される。この際、除去方法としてウエットエッチング等も考えられるが、未反応金属３１６が平坦な面に形成されているため、ＣＭＰ等の平坦化プロセスを用いて未反応金属３１６を除去することができる。

このように、サリサイド・プロセスにおける未反応金属の選択的除去を、従来のようなウエットプロセスによる薬液処理ではなく、ＣＭＰ等の平坦化プロセスで除去することが可能となった。そのため、従来のウエットエッチングによる方法での選択性の崩れ等によるメタル残りやゲート電極消失、あるいはシリサイドの溶解等の問題はなく、様々な未反応金属の除去を容易に行える。

従って、これまでウエットプロセスでの選択エッチングが難しいことから、製品に採用されていなかったパラジウム等の金属も用いることができる。

このパラジウムのシリサイドは、現在量産展開されているチタンシリサイドやコバルトシリサイドのようにシリサイドに対して有利な点がある。

すなわち、パラジウムはシリサイド化するとパラジウムシリサイド（Ｐｄ₂Ｓｉ）が形成される。このシリサイド時に消費されるシリコンの膜厚Ｄｓｉと形成されたシリサイドの膜厚Ｄｓｉｌｉｃｉｄｅの比をＡ、すなわちＡ＝Ｄｓｉ／Ｄｓｉｌｉｃｉｄｅとする。すると、現在量産されているチタンシリサイドやコバルトシリサイドはＡ≒１であるのに対し、パラジウムシリサイドはＡ≒０．５である。

つまり、パラジウム等の貴金属はシリサイド形成時に消費するシリコンの量が、チタンやコバルトがシリサイド形成時に消費するシリコンの量より少ない。ここで、熱反応によるシリサイドの形成では消費するシリコンが多くなるにつれて、図２４に示すように、シリコンとシリサイドの界面のモフォロジーが劣化する。このため、拡散層のリーク電流が増加するという問題が生じる。従って、シリコン消費量のより少ないパラジウムシリサイド等を用いることができるＣＭＰ等の平坦化が行えることより、このようなリーク電流を防止できる。

尚、パラジウムのようにシリサイド時のシリコン消費量の少ない金属として、プラチナ（Ａ≒０．７、ＰｔＳｉ）がある。

また、第３の実施例による構造であれば、図２３に示す工程後のコンタクトホール形成工程において、以下のような利点がある。

まず、上面が平坦であるため、層間絶縁膜のＲＩＥが容易となり、また、層間絶縁膜は薄く形成することができる。これより、コンタクトホールのアスペクト比が小さくなるため、コンタクトホールの埋め込みも容易となる。また、ＣＭＰ等の平坦化工程、及び層間絶縁膜のリフロー工程が省略可能となる。

以上のように、第３の実施例によれば、以下のような結果が得られた。

図２５に、ＴＤＤＢ（Time Dependent Dielectric Breakdown）測定で得られるゲート絶縁膜の信頼性データの結果を、ワイブル・プロットにして表したものを示す。横軸はゲート絶縁膜に注入した電荷量、縦軸は耐圧不良度合であり、従来の実施例と本実施例のデータを比較してある。

図２５に示すように、従来の実施例のワイブル・プロットは、ウエハ面内のチップ間で、耐圧不良が発生する総電荷量がばらついている。これは、確率的にゲート電極の耐圧不良の起こりやすいチップが面内で存在していることを示しており、製品の信頼性が低いことがわかる。このゲート電極の耐圧不良は、確率的にメタルがゲート酸化膜中、あるいは酸化膜界面に混入したことによる不良であることは明らかである。

これに対し、本実施例のワイブル・プロットは、ウエハ面内のどのチップにおいても、ゲート電極の耐圧不良が発生する総電荷量はほぼ一定であることがわかる。従って、確率的なメタルの混入を防止でき、製品の信頼性を向上することができた。

尚、第３の実施例ではメタルゲートの電極材料として、アルミニウム３１１を用いたが、それ以外にもチタン、ジルコニウム、ハフニウム、タンタル、ニオブ、バナジウム、あるいはこれらの窒化物も用いることも可能である。この場合は、酸化においてアルミ酸化物３１３ではなく、それぞれチタン酸化物、ジルコニウム酸化物、ハフニウム酸化物、タンタル酸化物、ニオブ酸化物、バナジウム酸化物が形成される。

また、第３の実施例は、ダマシン構造のＭＯＳＦＥＴだけでなく、通常のＭＯＳＦＥＴにも適用できる。

以上のように、上記第３の実施例によれば、ダマシン・ゲート形成プロセスを用いて、ゲート絶縁膜３０９の形成後にシリサイド膜３１７を形成するため、シリサイドのメタルがゲート電極に混入することを防止できる。

その他、本発明は、上記各実施例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施例には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施例に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

本発明の第１の実施例（１）に係わる半導体装置の製造工程の断面図。 図１に続く、本発明の第１の実施例（１）に係わる半導体装置の製造工程の断面図。 本発明の第１の実施例（２）に係わる半導体装置の製造工程の断面図。 図３に続く、本発明の第１の実施例（２）に係わる半導体装置の製造工程の断面図。 図４に続く、本発明の第１の実施例（２）に係わる半導体装置の製造工程の断面図。 図５に続く、本発明の第１の実施例（２）に係わる半導体装置の製造工程の断面図。 図６に続く、本発明の第１の実施例（２）に係わる半導体装置の製造工程の断面図。 図７に続く、本発明の第１の実施例（２）に係わる半導体装置の製造工程の断面図。 本発明の第２の実施例（１）に係わる半導体装置の製造工程の断面図。 図９に続く、本発明の第２の実施例（１）に係わる半導体装置の製造工程の断面図。 図１０に続く、本発明の第２の実施例（１）に係わる半導体装置の製造工程の断面図。 図１１に続く、本発明の第２の実施例（１）に係わる半導体装置の製造工程の断面図。 図１２に続く、本発明の第２の実施例（１）に係わる半導体装置の製造工程の断面図。 本発明の第２の実施例（１）の他の実施例に係わる半導体装置の製造工程の断面図。 図１４に続く、本発明の第２の実施例（１）の他の実施例に係わる半導体装置の製造工程の断面図。 本発明の第２の実施例（１）の他の実施例に係わる半導体装置の製造工程の断面図。 本発明の第２の実施例（１）の他の実施例に係わる半導体装置の製造工程の断面図。 本発明の第２の実施例（２）に係わる半導体装置の製造工程の断面図。 図１８に続く、本発明の第２の実施例（２）に係わる半導体装置の製造工程の断面図。 本発明の第３の実施例に係わる半導体装置の製造工程の断面図。 図２０に続く、本発明の第３の実施例に係わる半導体装置の製造工程の断面図。 図２１に続く、本発明の第３の実施例に係わる半導体装置の製造工程の断面図。 図２２に続く、本発明の第３の実施例に係わる半導体装置の製造工程の断面図。 シリコンとシリサイドの界面のモフォロジーの劣化を示す半導体装置の断面図。 ゲート絶縁膜の信頼性を示す図。 従来技術による半導体装置の製造工程の断面図。 図２６に続く、従来技術による半導体装置の製造工程の断面図。 図２７に続く、従来技術による半導体装置の製造工程の断面図。 従来技術による問題を示す半導体装置の断面図。 従来技術による問題を示す半導体装置の断面図。

符号の説明

１００、１１０、２００、２２０、３００…シリコン基板、１０１、１１１、３０１…素子分離領域、１０２、２０２…シリコン窒化膜、１０３、１１３、２０１、２２２、３０３…ポリシリコン、１０４、１１５…第１のシリコン酸化膜、１０５、１２２…第２のシリコン酸化膜、１０６…ファセット・エレベーテッド・ソース・ドレイン拡散層、１０７、１２３、２０５、２２５、３０５…エクステンション拡散層、１１２、３０４…第１のシリコン窒化膜、１１４…第２のシリコン窒化膜、１１６…レジスト、１１７…シリコン基板表面、１１８…Ｎ型ファセット・エレベーテッド・ソース・ドレイン拡散層、１１９…第３のシリコン窒化膜、１２０…シリコン基板表面、１２１…Ｐ型ファセット・エレベーテッド・ソース・ドレイン拡散層、１２４、３１７…シリサイド膜、１２５、２０９、２１８、３０８…層間絶縁膜、１２６…タンタル酸化膜、１２７、２１２、３１０…チタン窒化膜、１２８、３１１…アルミニウム、２０３、２０６ａ、２２３…第１のシリコン窒化膜の側壁、２０４、２１５、２１６、２２４…エピタキシャルシリコン層、２０６、２０７ａ、２２６…シリコン酸化膜の側壁、２０７、２２７、３０６…第２のシリコン窒化膜の側壁、２０８、２２８…ソース・ドレイン拡散層、２１０、２１７、２１７ａ…溝、２１１、２２１、３０９…ゲート絶縁膜、２１３…タングステン、２１４、３１２…ゲート電極、２１９、２１９ａ…空洞、３０２…ゲート酸化膜、３０７…エレベーテッド・ソース・ドレイン拡散層、３１３…アルミ酸化膜、３１４…チタン酸化膜、３１５…シリコン酸化膜、３１６…金属。

Claims (8)

1. 第１及び第２の領域を有する半導体基板上に第１の絶縁膜を形成する工程と、
   前記第１の絶縁膜上にゲート電極材料層を形成する工程と、
   前記ゲート電極材料層上に前記第１の絶縁膜より厚い第２の絶縁膜を形成する工程と、
   前記ゲート電極材料層及び前記第２の絶縁膜をパターニングし、前記第１の領域に前記ゲート電極材料層からなる第１のダミーゲート電極を形成するとともに、前記第２の領域に前記ゲート電極材料層からなる第２のダミーゲート電極を形成する工程と、
   前記第１及び第２のダミーゲート電極の側面を酸化することにより、前記第１の絶縁膜と異なる材料からなる第３の絶縁膜を前記第１及び第２のダミーゲート電極の前記側面にそれぞれ形成する工程と、
   前記第２の領域における前記第１及び第２の絶縁膜上に第１のマスクを形成する工程と、
   ウエットエッチング処理により、前記第１のダミーゲート電極及び前記第３の絶縁膜が形成されていない前記半導体基板上の前記第１の絶縁膜を除去し、前記第１の領域における前記半導体基板の表面を露出する工程と、
   前記第１のマスクを除去する工程と、
   前記第１の領域における露出された半導体基板をエピタキシャル成長し、ファセットを有する第１のエピタキシャル層を形成する工程と、
   前記第１のエピタキシャル層に第１導電型の第１の不純物のイオン注入を行い、前記第１導電型の第１の拡散層を形成する工程と、
   前記第１の領域における前記第１及び第２の絶縁膜上に第２のマスクを形成する工程と、
   ウエットエッチング処理により、前記第２のダミーゲート電極及び前記第３の絶縁膜が形成されていない前記半導体基板上の前記第１の絶縁膜を除去し、前記第２の領域における前記半導体基板の表面を露出する工程と、
   前記第２のマスクを除去する工程と、
   前記第２の領域における露出された半導体基板をエピタキシャル成長し、ファセットを有する第２のエピタキシャル層を形成する工程と、
   前記第２のエピタキシャル層に第２導電型の第２の不純物のイオン注入を行い、前記第２導電型の第２の拡散層を形成する工程と、
   前記第２の絶縁膜、前記第１及び第２のダミーゲート電極及び前記第１の絶縁膜を除去し、前記第１及び第２の領域の前記半導体基板を露出する工程と、
   前記第１及び第２の領域の露出された半導体基板上にゲート絶縁膜を形成する工程と、
   前記第１の領域の前記ゲート絶縁膜上に第１のゲート電極を形成し、前記第２の領域の前記ゲート絶縁膜上に第２のゲート電極を形成する工程と
   を具備することを特徴とする半導体装置の製造方法。
2. 前記第１の絶縁膜がシリコン窒化膜の場合、前記ウエットエッチング処理はリン酸処理であることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記第１の絶縁膜が金属酸化膜の場合、前記ウエットエッチング処理は熱硫酸処理であることを特徴とする請求項１に記載の半導体装置の製造方法。
4. 前記半導体基板内にＳＴＩ構造の素子分離領域を選択的に形成する工程をさらに含み、
   前記第１及び第２のエピタキシャル層は前記素子分離領域上に乗り上げることを特徴とする請求項１に記載の半導体装置の製造方法。
5. 前記第１の絶縁膜はシリコン窒化膜であり、前記第２及び第３の絶縁膜はシリコン酸化膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
6. 前記第１及び第２の絶縁膜はシリコン窒化膜であり、前記第３の絶縁膜はシリコン酸化膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
7. 前記第１及び第２のエピタキシャル層は、シリコン又はシリコン−ゲルマニウムで形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
8. 前記第１の拡散層中の前記第１の不純物を拡散させて、前記半導体基板の表面に前記第１導電型の第３の拡散層を形成する工程と、
   前記第２の拡散層中の前記第２の不純物を拡散させて、前記半導体基板の表面に前記第２導電型の第４の拡散層を形成する工程と
   をさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。

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